• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 추계학술대회
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• pp.423-424
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• 2011

본 논문은 IEEE 802.15.4g SUN (Smart utility network)을 지원하는 920 MHz 대역 RF 송수신단 통합회로 구조를 제안한다. 제안하는 통합회로는 920 MHz에서 동작하고 구동증폭기, RF 스위치, 그리고 저잡음 증폭기로 구성되어 있다. 송신모드에서는 구동 증폭기가 동작하는데 싱글 구조로 설계되어 트랜스퍼머에 의한 출력 신호 손실을 제거 하였고 또한 RF 스위치의 위치를 수신단에 적용하여 출력 신호 손실을 제거 하였다. 수신모드에서는 RF 스위치와 저잡음 증폭기가 동작되는데 싱글 입력 신호에 대해 차동 출력 신호를 제공할 수 있다. 구동증폭기의 부하와 저잡음 증폭기의 입력 정합회로는 한 개의 LC 공진회로를 공유하여 칩 면적을 최소화 할 수 있다. 본 논문에서 제안하는 통합회로는 $0.18-{\mu}m$ CMOS 공정을 사용하여 설계하였고, 1.8 V 공급 전압에서 구동증폭기는 3.6 mA, 저잡음 증폭기는 3.1 mA의 전류를 소모한다.

• 한국통신학회논문지
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• 제39B권5호
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• pp.251-259
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• 2014

본 논문은 IEEE 802.15.8 Peer Aware Communications (PAC) common 발견 모드를 위한 초절전 서비스 발견 프로토콜을 제안한다. 전력 소비를 최소화하기 위해서 Basic Repetition Block (BRB)를 정의한다. BRB를 통해서 단말은 동작모드를 선택할 수 있으며 다른 단말들과 동기를 맞출 수 있다. 제안한 MAC 절차는 overhearing기반의 Carrier Sense Multiple Access with Collision Avoidance (CSMA/CA)이다. overhearing을 통해 단말이 요청 신호를 보낸 후 응답신호를 받지 못하더라도 동일 그룹의 단말을 발견할 수 있다. IEEE 802.15.8 PAC 에서는 common 발견모드의 성능을 시뮬레이션 시간동안 발견된 평균 단말 수, 발견 latency, 평균 전력소비에 관해서 제시할 것을 요구하고 있다. 그룹 당 단말의 수와 채널 환경을 고려하여 2가지 시나리오에 대해 시뮬레이션을 수행하고 제안한 기법의 결과를 CSMA/CA와 비교한다. 그 결과 제안한 기법은 단말은 높은 에너지 효율을 얻을 수 있을 뿐 아니라 제한된 영역에 단말의 수가 많을수록 시뮬레이션 시간 동안 발견된 평균 단말의 수가 증가함을 알 수 있다.

• 한국음향학회지
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• 제41권3호
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• pp.278-286
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• 2022

본 연구에서는 압전세라믹 기반의 상용 Free-Flooded Ring(FFR) 트랜스듀서 대비 소형이면서 저주파 고감도 특성을 확보하기 위해, 높은 압전상수와 전기-기계 결합계수를 가지는 압전단결정 PIN-PMN-PT를 적용한 33-모드 FFR 트랜스듀서를 설계하였다. FFR 트랜스듀서의 광대역 특성을 확보하기 위해 비능동소자를 삽입한 링 구조를 적용하였으며, 3종의 비능동소자 소재 별 특성 해석 결과를 비교하여 최적의 소재를 선정하였다. 링 트랜스듀서의 특성 변화를 최소화하기 위해 오일 충진형 FFR 트랜스듀서로 제작하였으며, 음향시험을 통해 송신감도, 수중 임피던스 및 수평/수직 빔패턴이 해석결과와 잘 일치하는지 확인하였다. 해석 및 시험 결과를 비교한 결과, 송신감도는 공동공진 주파수에서 약 1.3 dB, 구조공진 주파수에서는 약 0.3 dB 차이를 보였다. 또한 상용 트랜스듀서 대비 높은 송신감도를 보유하면서도 직경을 약 17 % 축소하여 제작할 수 있었다. 이를 통해 소형이면서 고출력 특성을 가지는 압전단결정적용 FFR 트랜스듀서의 구현 가능성과 해석을 통한 특성 예측 방법의 유효성을 확인하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2009년도 추계학술대회 논문집
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• pp.55-55
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• 2009

Silicon Carbide (SiC) is a material with a wide bandgap (3.26eV), a high critical electric field (~2.3MV/cm), a and a high bulk electron mobility (${\sim}900cm^2/Vs$). These electronic properties allow high breakdown voltage, high frequency, and high temperature operation compared to Silicon devices. Although various SiC DMOSFET structures have been reported so far for optimizing performances. the effect of channel dimension on the switching performance of SiC DMOSFETs has not been extensively examined. In this paper, we report the effect of the interface states ($Q_s$) on the transient characteristics of SiC DMOSFETs. The key design parameters for SiC DMOSFETs have been optimized and a physics-based two-dimensional (2-D) mixed device and circuit simulator by Silvaco Inc. has been used to understand the relationship with the switching characteristics. To investigate transient characteristic of the device, mixed-mode simulation has been performed, where the solution of the basic transport equations for the 2-D device structures is directly embedded into the solution procedure for the circuit equations. The result is a low-loss transient characteristic at low $Q_s$. Based on the simulation results, the DMOSFETs exhibit the turn-on time of 10ns at short channel and 9ns at without the interface charges. By reducing $SiO_2/SiC$ interface charge, power losses and switching time also decreases, primarily due to the lowered channel mobilities. As high density interface states can result in increased carrier trapping, or recombination centers or scattering sites. Therefore, the quality of $SiO_2/SiC$ interfaces is important for both static and transient properties of SiC MOSFET devices.

• 전자공학회논문지SC
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• 제45권2호
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• pp.37-44
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• 2008

본 논문에서는 고속 링 발진기를 이용한 WLAN용 5.8 GHz PLL을 제안하였다. 제안한 PLL에 사용된 링 발진기는 부 스큐 지연방식을 이용하여 차동 구조로 설계되었다. 따라서 Power-Supply-Injected Noise에 둔감하며, 1/f Noise를 감소시키기 위하여 Tail Current Source를 사용하지 않았다. 제안한 링 발진기는 $0{\sim}1.8V$의 컨트롤 전압에 걸쳐 $5.13{\sim}7.04GHz$의 발진주파수를 보였다. 본 논문에서 제안한 PLL 회로는 0.18 um 1.8 V TSMC CMOS 라이브러리를 기본으로 하여 설계하였고 시뮬레이션을 통하여 성능을 검증하였다. 동작 주파수는 5.8 GHz이며, Locking Time은 2.5 us, 5.8 GHz에서의 소비 전력은 59.9mW로 측정되었다.

• 조명전기설비학회논문지
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• 제21권3호
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• pp.96-106
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• 2007

동기발전기의 출력전압은 여자 시스템의 계자 전류 제어에 의해 일정하게 유지된다. 현재 대부분의 발전기 여자기의 여자전류제어를 위해 사용되는 AVR 시스템의 AC/DC 컨버터 부는 출력전압 제어가 가능한 위상제어 컨버터나 출력전압을 제어할 수 없는 다이오드 정류기와 DC/DC 컨버터를 결합하여 사용하고 있다. AC/DC 전력 변환장치로서 위상제어 컨버터나 출력전압을 제어할 수 없는 다이오드 정류기의 경우, AVR시스템의 전력을 공급하는 모선의 역률저하 및 저차 고조파 발생의 문제점을 야기 시키게 된다. 본 논문에서는 동기발전기의 여자전류 제어를 위해 사용되는 AVR 시스템 설계에 있어 단위역률 동작이 가능한 Boost형 AC/DC 컨버터와 모선의 부하변동에 속응성 있게 동작할 수 있는 전류 제어형 Buck 컨버터를 결합한 2단 3상 PWM AC/DC 컨버터에 대해 연구하였다. 제안된 AC/DC 컨버터를 시뮬레이션 한 결과 Boost 컨버터의 경우 단위 역률 동작 및 출력 DC 전압의 Boost 동작이 원할히 이루어졌으며, Buck 컨버터의 경우 다른 위상제어 컨버터에 비해 응답시간이 개선되었음을 알 수 있었다.

• 한국인터넷방송통신학회논문지
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• 제17권6호
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• pp.83-88
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• 2017

본 논문에서는 유도무기용 탐색기의 송신 시 고 전력 송수신 신호 분리를 위한 Ka-대역 밀리미터파 3-포트 도파관 순환기를 설계, 제작하였으며 상온에서의 S-parameter 시험, 고 전력 시험, 운용 온도 시험을 통해 성능을 검증하였다. 탐색기 안테나와의 인터페이스 설계 및 소형, 경량화를 위한 표준 도파관 높이의 half-size 설계를 적용하였다. 전기적 성능 구현을 위해 시뮬레이션을 통한 구성 부품인 영구자석, 페라이트 최적 형상 설계 및 포트 별 튜닝 유전체 적용을 통해 성능을 최적화 하였다. 설계된 도파관 순환기는 중심 주파수 Fc 기준 ${\pm}1000MHz$의 대역에서 -20 dB 이하 반사 손실, 0.5 dB 이하 삽입 손실, -23 dB 이하 분리도 특성을 가지며, 측정 결과는 설계 결과와 유사함을 확인하였다.

• 전기전자학회논문지
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• 제16권4호
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• pp.335-342
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• 2012

본 논문에서는 고효율과 고역률을 위한 새로운 DCM-ZVS 스텝 업-다운 AC-DC 컨버터에 대해 연구된다. 제안한 DCM-ZVS 컨버터에 사용된 스위칭 소자들은 새로운 유사공진 회로에 의해 소프트 스위칭 기법으로 동작되고, 펄스폭변조(PWM) 방식에 의한 전류불연속모드(DCM)로 구동된다. 제안한 컨버터의 유사공진 회로는 스텝 업-다운 인덕터와 무손실 스너버 커패시터로 구성되고, 또한 DCM에 의해 제어회로 기법과 제어회로 구성이 간단한 장점이 주어진다. 입력 교류 전류파형은 일정 스위칭 주파수에 의한 교류 입력전압의 크기에 비례한 유사 정현파형으로 된다. 그 결과, 제안한 DCM-ZVS 컨버터는 낮은 스위칭 손실과 고효율을 얻을 수 있으며, 컨버터의 입력역률은 거의 단위역률로 된다. 해석적 결과의 타당성은 다양한 컴퓨터 시뮬레이션과 실험 결과를 통해 입증된다.

• Journal of Electrical Engineering and Technology
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• 제13권3호
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• pp.1251-1264
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• 2018

The systematic and effective design method of a Class-D current-source resonant inverter for use in an induction cooker with zero-ripple line current is presented. The design procedure is based on the principle of the Class-D current-source resonant inverter with a simplified load network model that is a parallel equivalent circuit. An induction load characterization is obtained from a large-signal excitation test-bench based on parallel load network, which is the key to an accurate design for the induction cooker system. Accordingly, the proposed scheme provides a systematic, precise, and feasible solution than the existing design method based on series-parallel load network under low-signal excitation. Moreover, a zero-ripple condition of utility-line input current is naturally preserved without any extra circuit or control. Meanwhile, a differential-mode input electromagnetic interference (EMI) filter can be eliminated, high power quality in utility-line can be obtained, and a standard-recovery diode of bridge-rectifier can be employed. The step-by-step design procedure explained with design example. The devices stress and power loss analysis of induction cooker with a parallel load network under large-signal excitation are described. A 2,500-W laboratory prototype was developed for $220-V_{rms}/50-Hz$ utility-line to verify the theoretical analysis. An efficiency of the prototype is 96% at full load.

• 한국정보통신학회논문지
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• 제14권8호
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• pp.1877-1886
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• 2010

본 논문에서는 전기적인 퓨즈 프로그래밍을 이용한 1T-SRAM 리페어용 리던던시 제어 회로를 설계하였다. 공급전원이 낮아지더라도 외부 프로그램 전원을 사용하여 높은 프로그램 파워를 eFuse (electrical fuse)에 공급하면서 셀의 읽기 전류를 줄일 수 있는 듀얼 포트 eFuse 셀을 제안하였다. 그리고 제안된 듀얼 포트 eFuse 셀은 파워-온 읽기 기능으로 eFuse의 프로그램 정보가 D-래치에 자동적으로 저장되도록 설계하였다. 또한 메모리 리페어 주소와 메모리 액세스 주소를 비교하는 주소 비교 회로는 dynamic pseudo NMOS 로직으로 구현하여 기존의 CMOS 로직을 이용한 경우 보다 레이아웃 면적을 19% 정도 줄였다. 전기적인 퓨즈 프로그래밍을 이용한 1T-SRAM 리페어용 리던던시 제어 회로는 동부하이텍 $0.11{\mu}m$ Mixed Signal 공정을 이용하여 설계되었으며, 레이아웃 면적은 $249.02{\times}225.04{\mu}m^{2}$이다.