• 대한전자공학회논문지SP
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• 제44권4호통권316호
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• pp.51-59
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• 2007

본 논문에서는 H.264/AVC 엔트로피 부호화기의 베이스라인(Baseline)과 익스텐디드(Extended) 프로파일에서 사용되는 내용 기반 가변 길이 부호화(CAVLC: Context-based Adaptive Variable Length Coding)의 하드웨어 기반 복호화기 구조를 제안한다. 기존에 제안되었던 CAVLC 복호화기 하드웨어 구조는 5단계의 블록으로 설계되어 있고, 각 블록들이 유효비트를 얻기 위해서는 컨트롤러블록과 Accumulator블록을 거쳐 구해진다. 이때 레지듀얼 계수가 많을수록 이 과정을 여러 번 반복하게 되기 때문에 복호화 효율이 떨어진다. 본 논문에서는 이러한 유효비트를 구하는 과정을 줄이기 위해 2가지 방법을 제안한다. 한 가지 방법은 5단계로 이루어져 있던 블록을 4단계의 블록으로 줄이는 것이고 다른 한 가지 방법은 컨트롤러에 의한 덧셈 연산단계를 생략함으로써 블록별 유효비트를 효율적으로 구하는 것이다. 제안된 방법을 적용한 구조에 실험한 결과 하드웨어의 크기는 비슷하면서 하나의 매크로블록을 처리하는데 요구되는 평균 사이클 수가 기존의 방식보다 약 26% 줄었고 0.18um 표준 셀 라이브러리로 합성한 결과 14.2K 게이트를 가졌다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 1999년도 제17회 학술발표회 논문개요집
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• pp.163-163
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• 1999

MOSFET, MESFET 그리고 MODFET는 Logic ULSIs, high speed ICs, RF MMICs 등에서 중요한 역할을 하고 있으며, 그것의 gate electrode, contact, interconnect 등의 물질로는 refractory metal을 이용한 CoSi2, MoSi2, TaSi2, PtSi2, TiSi2 등의 효과를 얻어내고 있다. 그중 TiSi2는 비저항이 가장 낮고, 열적 안정도가 좋으며 SAG process가 가능하므로 simpler alignment process, higher transconductance, lower source resistance 등의 장점을 동시에 만족시키고 있다. 최근 소자차원이 scale down 됨에 따라 TiSi2의 silicidation 과정에서 C49 TiSi2 phase(high resistivity, thermally unstable phase, larger grain size, base centered orthorhombic structure)의 출현과 그것을 제거하기 위한 노력이 큰 issue로 떠오르고 있다. 여러 연구 결과에 따르면 PAI(Pre-amorphization zimplantation), HTS(High Temperature Sputtering) process, Mo(Molybedenum) implasntation 등이 C49를 bypass시키고 C54 TiSi2 phase(lowest resistivity, thermally stable phase, smaller grain size, face centered orthorhombic structure)로의 transformation temperature를 줄일 수 있는 가장 효과적인 방법으로 제안되고 있지만, 아직 그 문제가 완전히 해결되지 않은 상태이며 C54 nucleation에 대한 physical mechanism을 밝히진 못하고 있다. 본 연구에서는 증착 시 기판온도의 변화(400~75$0^{\circ}C$)에 따라 silicon 위에 DC/RF magnetron sputtering 방식으로 Ti/Si film을 각각 제작하였다. 제작된 시료는 N2 분위기에서 30~120초 동안 500~85$0^{\circ}C$의 온도변화에 따라 RTA법으로 각각 one step annealing 하였다. 또한 Al을 cosputtering함으로써 Al impurity의 존재에 따른 영향을 동시에 고려해 보았다. 제작된 시료의 분석을 위해 phase transformation을 XRD로, microstructure를 TEM으로, surface topography는 SEM으로, surface microroughness는 AFM으로 측정하였으며 sheet resistance는 4-point probe로 측정하였다. 분석된 결과를 보면, 고온에서 제작된 박막에서의 C54 phase transformation temperature가 감소하는 것이 관측되었으며, Al impuritydmlwhswork 낮은온도에서의 C54 TiSi2 형성을 돕는다는 것을 알 수 있었다. 본 연구에서는 결론적으로, 고온에서 증착된 박막으로부터 열적으로 안정된 phase의 낮은 resistivity를 갖는 C54 TiSi2 형성을 보다 낮은 온도에서 one-step RTA를 통해 얻을 수 있다는 결과와 Al impurity가 존재함으로써 얻어지는 thermal budget의 효과, 그리고 그로부터 기대할 수 있는 여러 장점들을 보고하고자 한다.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.69-78
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• 2010

고성능의 SoC를 구현하기 위해서, 우리는 버스 프로토콜과 상관없이 선택된 슬레이브에 직접 액세스하는 특별하게 정의된 마스터인 플라잉 마스터 버스 아키텍쳐 구조를 제안한다. 제안한 버스 아키텍쳐는 베릴로그와 하이닉스 0.18um 공정을 디자인 맵핑하여 실행하였다. 마스터와 슬레이브 래퍼는 150여개의 로직 게이트 카운트를 가지기 때문에, SoC 디자인에 있어서 모듈의 고유 영역인 면적용적은 여전히 고려해야 한다. TLM 성능분석 시뮬레이션을 통해 제안한 아키텍쳐가 기존의 버스아키텍쳐와 비교해서 트랜잭션 사이클이 25~40%, 버스 효율성이 43~60% 증가하였고, 요청 사이클이 43~77% 감소하였다. 결론적으로, 우리가 제안한 플라잉 마스터 버스 아키텍쳐 구조는 성능과 효율성의 측면에서 버스 아키텍쳐 분야를 선도할 주요 후보중 하나라고 여겨진다.

• 한국항행학회논문지
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• 제22권5호
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• pp.429-435
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• 2018

레이다 시스템의 경우, 타겟의 거리와 속도를 추출하기 위해 FFT (fast Fourier transform) 연산이 필수적으로 요구되며, 실시간 구현을 위해 고속으로 동작하는 FFT 프로세서의 설계가 필요하다. 고속 FFT 프로세서를 위한 하드웨어 구조로 완전 셔플 네트워크 (perfect shuffle network) 구조가 적합하며, 특히 초고속 연산을 위해 radix-4 기반의 이중 완전 셔플 네트워크 (twice perfect shuffle network) 구조가 가장 적절하고 볼 수 있다. 더불어, 다양한 속도 해상도를 요구하는 레이다 응용을 고려할 때, FFT 프로세서는 가변길이 FFT 연산을 지원할 필요가 있다. 이에 본 논문에서는 8~1024 포인트의 가변 길이 연산을 지원하는 이중 완전 셔플 네트워크 기반의 FFT 알고리즘을 제안하였으며, 이의 하드웨어 구조 설계 및 구현 결과를 제시한다. 제안된 FFT 프로세서는 HDL (hardware description language)을 활용하여 RTL (register transfer level) 설계가 수행되었으며, $0.65{\mu}m$ CMOS 공정을 활용하여 논리 합성한 결과, 총 3,293K개의 논리 게이트로 구현 가능함을 확인 할 수 있었다.

• 한국항공우주학회지
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• 제31권10호
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• pp.89-96
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• 2003

본 연구에서는 정지궤도 통신위성의 보안을 위해 CCSDS 원격명령(Telecommand) 암호복호기를 구현하였다. CCSDS 원격명령 데이터링크(Datalink)의 보안 기밀성(Confidentiality)을 위해 데이터링크 계층(Layer)내의 트랜스퍼 부계층(Transfer Sublayer) 다음에서 암호화를 행하는 Option-A를 선정하고 64-비트 코드블록(Codeblock)에서 56-비트 데이터 비트의 암호화를 위해 DES CFB 모드를 사용하였다. A54X32 FPGA에 구현된 DES CFB 로직은 원격명령 암호복호기의 기능 검증을 위한 인터페이스 및 제어 로직과 함께 PCB 보드에 구현하였다. 기능시험용 PC를 사용하여 암호화된 원격명령을 생성하고 암호복호기에 전송한 뒤 복호화한 뒤 기능시험용 PC에 피드백하고 전송한 코드블록과 비교한다. 수행코드에 해당하는 릴레이 구동에 의한 LED ON 동작 및 측정된 코드블록 파형과 시뮬레이션 파형의 비교를 통해 원격명령 암호복호기의 기능을 검증하였다.

• 한국항공우주학회지
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• 제34권1호
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• pp.110-115
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• 2006

과학기술위성2호(STSAT-2)는 우리기술에 의해 만들어지는 KSLV 발사체에 실리는 첫 위성이다. 현재 STSAT-2의 관제를 위한 지상관제용 제어시스템(GBC)은 EM(Engineering Model)개발이 완료되어 성능검증 까지 마친 상태이며 최종 납품모델을 제작 중에 있다. GBC는 크게 2가지 기능을 가지는데 하나는 지상 수신안테나들(1.5M, 3.7M, 13M)과 관제컴퓨터들 사이에 연결패스를 자동으로 만들어 주는 것과 다른 하나는 위성과 데이터를 송수신 하는 것이다. GBC는 거의 모든 기능 (MODEM, PROTOCOL, GBC system control)을 FPGA에 담고 있다. GBC의 FPGA에 구현되어있는 MODEM은 두 개의 uplink FSK modulators(1.2[kbps], 9.6[kbps])와 여섯개의 downlink FSK demodulators(9.6[kbps], 38.4[kbps])로 구성되어있다. 과학기술위성 2호의 GBC는 물리적으로 과학기술위성 1호의 관제 시스템보다 매우 작아졌으며 기능은 더 풍부해진 특징을 가지고 있다. 이 논문은 GBC의 구조, 성능, 실험결과에 관한 것이다.

• ETRI Journal
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• 제37권6호
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• pp.1143-1153
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• 2015

In this paper, we propose an efficient architecture for a real-time image stitching engine for vision SoCs found in motor vehicles. To enlarge the obstacle-detection distance and area for safety, we adopt panoramic images from multiple telegraphic cameras. We propose a stitching method based on a fixed homography that is educed from the initial frame of a video sequence and is used to warp all input images without regeneration. Because the fixed homography is generated only once at the initial state, we can calculate it using SW to reduce HW costs. The proposed warping HW engine is based on a linear transform of the pixel positions of warped images and can reduce the computational complexity by 90% or more as compared to a conventional method. A dual-core SW/HW image stitching engine is applied to stitching input frames in parallel to improve the performance by 70% or more as compared to a single-core engine operation. In addition, a dual-core structure is used to detect a failure in state machines using rock-step logic to satisfy the ISO26262 standard. The dual-core SW/HW image stitching engine is fabricated in SoC with 254,968 gate counts using Global Foundry's 65 nm CMOS process. The single-core engine can make panoramic images from three YCbCr 4:2:0 formatted VGA images at 44 frames per second and frequency of 200 MHz without an LCD display.

• 대한전자공학회논문지
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• 제27권11호
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• pp.135-143
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• 1990

본 논문에서는 채널의 배선 밀도 뿐만 아니라 셀 영역 내의 배선 밀도도 효과적으로 감소시키는 새로운 over-the-cell배선 시스템을 제안한다. over-the-cell 배선 시스템은, 일반적으로 셀 영역에서의 배선 과정, 채널에서 배선될 터미널의 선택 과정, 그리고 채널 배선 과정으로 구성된다. 본 논문에서는 셀 영역에서 배선할 신호선을 효율적으로 선택하기 위하여 intersection graph 상에 채널의 배선 밀도와 다른 신호선과 교차 관계를 고려한 웨이트를 부여한다. 선택된 신호선이 feedthrough나 셀 내부 로직을 형성하는 메탈층과 교차할 경우, maze 알고리듬을 사용하여 셀 영역에 배선한다. 또한 minimum weight spanning tree를 이용하여 채널에 배선할 터미널들을 효율적으로 선택하여 채널 밀도를 감소시킨다. 채널 배선은 HAN-LACADMG의 채널 배선기를 사용한다. Benchma가 데이타를 사용한 실험과 게이트 어레이 레이아웃 시스템에 적용함으로써 본 over-the-cell 배선 시스템의 효용성을 보인다.

• 대한전자공학회논문지SD
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• 제44권7호통권361호
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• pp.45-53
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• 2007

본 논문에서는 실시간 HD급 영상($1920{\times}1080@30fps$) 처리를 위한 효율적인 CAVLC (Context-based Adaptive Variable Length Code) 부호화기의 하드웨어 구조를 제안한다. 기존에 제안되었던 CAVLC 하드웨어 구조들은 CAVLC 부호화를 위해 필요한 $4{\times}4$ 블록내의 정보들을 구하기 위해서 16개의 계수들을 모두 탐색하면서 zigzag scanning을 하였다. 그러나 zigzag 방향으로 정렬 된 계수들 중 '0'이 아닌 마지막 계수 이후에 존재하는 '0'의 열은 CAVLC 부호화를 하는데 있어 불필요한 계수들이다. 본 논문에서는 이러한 불필요한 연산을 줄이기 위해서 계수 위치 탐색 기법과 레벨 순차 정렬 기법을 제안한다. 제안된 구조를 적용하여 실험한 결과, 하나의 매크로블록을 처리하는 평균 클럭 수(Cycles/MB)는 기존 방식보다 약 23%가 줄었다. 제안된 CAVLC 하드웨어 구조는 Verilog HDL을 사용하여 하드웨어로 설계 및 검증되었다. 0.18um 표준 셀 라이브러리로 합성한 결과 16.3k 게이트를 가졌고, HD급($1920{\times}1080@30fps$) 영상을 기준으로 했을 경우 81MHz에서 동작할 수 있음을 확인하였다.

• 한국통신학회논문지
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• 제27권7C호
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• pp.712-722
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• 2002

광코드분할 다중접속을 위한 새로운 광복호기를 연구했다. 기존의 광부호기와 복호기는 단순하다는 장점은 가지나 복호화 과정에서 발생되는 sidelobe 세기에 의해 접속할 수 있는 사용자 수가 제한된다. 따라서 기존의 연구에서는 sidelobe와 상호상관 신호들의 중첩을 최소화시키는 코드를 만들어 시스템 성능을 개선시키려고 했다. 그러나 지금까지는 획기적인 새로운 방법론이 제시되지 못하고 있는 실정이다. 그러므로 sidelobe나 상호상관 세기를 최소화하거나 소거시킬 수 있는 새로운 광부호기 또는 복호기 연구의 필요성이 요구되고 있다. 본 논문에서는 1$\times$2 또는 1$\times$3커플러와 광 thyristor를 이용한 AND게이트 논리소자(AGLE)를 설계하였고, K(가중치)개의 AGLE로 구성된 새로운 광복호기를 창출하였다. 광 thyristor의 동작원리는 중첩된 광신호만 통과시키고, 중첩되지 않은 펄스들은 소거시킨다. 이러한 개념은 hard-limiter와 같은 동작을 행하는 것이다. 그러므로 이러한 구조를 가진 새로운 광복호기를 시스템에 적용하여 모의실험을 통해 결과를 분석하였다. 사용자 두 명에 대해, 기존의 제시된 결과에서 나타나는 sidelobe와 상호상관 세기가 완전히 소거시킬 수 있음을 보였다.