• 한국산학기술학회논문지
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• 제12권11호
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• pp.4738-4744
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• 2011

본 연구는 상부에 설치되는 콘크리트 구조물 없이 설치되어 작동하는 새로운 소형 수문 시스템을 제안하였다. 주요 메커니즘은 유압시스템, 수문 상하 이송 메커니즘, 수문 잠금 제어장치, 이물질이 감지되면 수문이 파손되지 않도록 하는 안전장치 등으로 구성하였다. 유압 펌프 및 제어 시스템은 수문 시스템의 위치에서 떨어진 장소에 설치하여 상부 구조물을 제거할 수 있도록 하여 제어 하였다. 수문 인양 장치는 유압 액추에이터가 달린 래크와 피니언이 측면에 설치되어 작동되며 그 결과 제품의 원가 절감, 작동시 안전성 확보 및 제품의 컴팩트화를 구현하였다.

• 한국정보통신학회논문지
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• 제10권9호
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• pp.1582-1589
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• 2006

잠금기법은 분산 병렬 시스템의 동기화에 필수적이다. 기존의 큐잉 잠금기법은 최초의 잠금 읽기와 잠금 경합발생 시 공유 데이터에 대한 잠금이 해제되었을 때 발생하는 잠금 읽기 재 시도로 두 개의 트래픽을 발생한다. 본 논문에서는 WPV(Waiting Processor Variable) 잠금기법이라 불리는 새로운 잠금기법을 제안한다 새로이 제안하는 기법은 오직 한 개의 잠금 읽기 명령을 사용한다. WPV 기법은 파이프라인 전송방식을 사용하여 최초의 잠금 읽기 단계에서 공유 데이터가 전송될 때까지 대기 한 후 잠금을 실시한다. 데이터에 대한 잠금을 수행중인 프로세서는 대기 상태의 다음 프로세서에 대한 정보를 저장하고 있으므로, 공유 데이터가 캐쉬 대 캐쉬 데이터 전송 기법에 의하여 대기중인 다음 프로세서로 바로 전송된다. 따라서 대기중인 프로세서 에 대한 변수는 연결 리스트 구조를 갖는다. 제안된 기법은 캐쉬 상태의 잠금기법을 사용하여 잠금 오버 헤드를 줄이고 다중 잠금 경합 발생시 FIFO를 유지하게 한다. 또한 본 논문에서는 기존의 메모리 및 캐쉬 큐잉 잠금기법에 대한 WPV 잠금기법의 해석적 모델링을 제시한다. WPV 잠금기법에 대한 시뮬레이션의 결과는 기존의 큐잉 잠금기법에 비하여 50%의 접근 시간의 감소를 보여주었다.

• 정보처리학회논문지D
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• 제8D권5호
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• pp.473-482
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• 2001

이질형 통합 데이타베이스 시스템은 비정형 데이타를 비롯하여 관계형 데이타베이스 시스템의 정형 데이타에 이르기까지, 지역적으로 여러곳에 산재해 있는 유용한 정보를 통합하여 일관된 인터페이스를 통한 접근을 제공하는 통합 데이타베이스 시스템이다. 통합된 데이타 자원들은 서로 다른 질의 처리 능력을 제공할 뿐 아니라, 지역 자치성(local autonomy)요구사항 때문에 전역적 트랜잭션 처리를 위한 지역 시스템의 상호 협조 운영이 불가능하여, 전역적 직렬성(global serializability)을 만족하는 전역 트랜잭션 관리기의 설계가 없다. 본 논문에서는 이질형 통합 데이타베이스 시스템의 전역 트랜잭션 관리 문제점 중에서 가장 잘 알려진 간접충돌의 문제를 해결하기 위해, 전역 무결성 제약사항의 특징을 이용한 전역 트랜잭션 모델을 정의한다. 전역 트랜잭션 모델을 기반으로 지역-로킹 연산과 이에 다른 프로토콜을 제안하고, 제안된 프로토콜이 전역 트랜잭션을 보장함을 증명한다. 또한 본 논문에서 제안된 지역 -로킹 병행수행 제어 방법은 보다 현실적인 간접충돌의 범위를 정의함으로써, 기존의 제안된 방법보다 높은 병행성 정도(concurrency degree)를 보장함을 지역 접근에 대한 경쟁률 분석을 통해 살펴본다.

• 정보처리학회논문지A
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• 제10A권3호
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• pp.247-254
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• 2003

본 연구에서 고속 데이터 전송을 위해 Double Data Rate(DDR) 방식을 사용하는 SDRAM에 내장할 수 있는 저전압 광대역 Delay Locked Loop(DLL) 회로를 설계하였다. 고해상도와 빠른 Lock-on 시간을 위하여 새로운 유형의 위상검출기론 설계하였고 카운터 및 Indicator 등 내장회로의 빠른 동작을 위해 Dual-Data Dual-Clock 플립플롭(DCDD FF)에 기반을 둔 설계를 수행하였으며 이 FF을 사용하므로서 소자수를 70% 정도 감소시킬 수 있었다. Delay Line 중에서 Coarse 부분은 0.2ns 이하까지 검출 가능하며 위상오차를 더욱 감소시키고 빠른 Lock-on 기간을 얻기 위해 Fine 부분에 3-step Vernier Line을 설계하였다. 이 방식을 사용한 본 DLL의 위상오차는 매우 적고 25ps 정도이다. 본 DLL의 Locking 범위는 50∼500MHz로 넓으며 5 클럭 이내의 빠른 Locking을 얻을 수 있다. 0.25um CMOS 공정에서 1.8V 공급전압 사용시 소비전류는 500MHZ 주파수에서 32mA이다. 본 DLL은 고주파 통신 시스템의 동기화와 같은 다른 응용면에도 이용할 수 있다.

• 인터넷정보학회논문지
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• 제15권4호
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• pp.125-133
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• 2014

컬럼-지향 데이터베이스 저장소는 우수한 입출력 성능으로 대용량 데이터 분석 시스템을 위한 매우 진보적인 모델이다. 전통적인 데이터 저장소는 빠른 쓰기 연산을 위하여 한 레코드의 속성들을 하드디스크에 연속적으로 배치되어 있는 가로-지향 저장 모델을 활용하였다. 하지만 검색이 대부분인 데이터웨어하우스 시스템을 위해서는 월등한 판독 성능 때문에 컬럼-지향 저장소가 더 적합한 모델이 되고 있다. 또한 최근에는 플래시 메모리를 사용한 SSD가 고속 데이터 분석 시스템을 위한 적합한 저장 매체로 인식되고 있다. 이제 플래시 메모리는 비휘발성, 낮은 전력소모, 빠른 데이터 접근 속도 등의 특징으로 최신 데이터베이스 서버의 핵심 저장 요소로 충분한 기반이 되었다. 하지만 컬럼 압축의 느린 특성과 일반 RAM 메모리에 비하여 상대적으로 느린 플래시 메모리 연산 특성을 고려하여 기존의 트랜잭션 처리 기법을 개선할 필요가 있다. 본 연구에서는 효율적인 트랜잭션 처리를 위하여 컬럼-인지 다중 버전로킹(CaMVL) 기법을 제안한다. CaMVL은 로크 관리 과정에서 플래시의 느린 쓰기 연산과 지우기 연산을 효과적으로 제어하기 위하여 멀티 버전 읽기를 허용하고 압축 로크를 허용하여 트랜잭션 처리 성능을 높인다. 또한 성능 검증을 위하여 시뮬레이션 모델을 제안하였으며 실험 결과 분석을 통하여 CaMVL이 기존의 트랜잭션 처리 기법보다 우수함을 확인하였다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1996년도 Proceedings of the Korea Automatic Control Conference, 11th (KACC); Pohang, Korea; 24-26 Oct. 1996
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• pp.243-246
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• 1996

Modular robot manipulator is a robotic system assembled from discrete joints and links into one of many possible manipulator configurations. This paper describes the design method of newly developed modular robot manipulator and the methodology of a task based reconfiguration of it. New locking mechanism is proposed and it provides quick coupling and decoupling. A parallel connection method is devised and it makes modular robot manipulator working well and the number of components on each module reduced. To automatically determine a sufficient or optimal arrangement of the modules for a given task, we also devise an algorithm that automatically generates forward and inverse manipulator kinematics, and we propose an algorithm which maps task specifications to the optimized manipulator configurations. Efficient genetic algorithms are generated and used to search for a optimal manipulator from task specifications. A few of design examples are shown.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.829-832
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• 2005

This paper describes a wide-range dual-loop Delay Locked Loop (DLL) using Voltage Controlled Delay Line (VCDL) based on Transmission Gate(TG) inverters. One loop is used when the minimum VCDL delay is greater than a half of $T_{REF}$, the reference clock period. The other loop is initiated when the minimum delay is less than $0.5{\times}T_{REF}$. The proposed VCDL improves the dynamic operation range of a DLL. The DLL with a VCDL of 10 TG inverters provides a lock range from 70MHz to 700MHz when designed using $0.18{\mu}m$ CMOS technology with 1.8 supply voltage. The DLL consumes 11.5mW for locking operation with a 700MHz reference clock. The proposed DLL can be used for high-speed memory devices and processors, communication systems, high-performance display interfaces, etc.

• 전기학회논문지
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• 제56권6호
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• pp.1133-1138
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• 2007

DLLs(Delay Locked Loops) have widely been used in many systems in order to achieve the clock synchronization. A SMD (Synchronous Mirror Delay) structure is used both for skew reduction and for DCC (Duty Cycle Correction). In this paper, a SMD based DLL with DCC using Reduced Delay Lines is proposed in order to reduce the clock skew and correct the duty cycle. The merged structure allows the forward delay array to be shared between the DLL and the DCC, and yields a 25% saving in the number of the required delay cells. The designed chip was fabricated using a $0.25{\mu}m$ 1-poly, 4-metal CMOS process. Measurement results showed the 3% duty cycle error when the input signal ranges from 80% to 20% and the clock frequency ranges from 400MHz to 600MHz. The locking operation needs 3 clock and duty correction requires only 5 clock cycles as feature with SMD structure.

• 한국자동차공학회논문집
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• 제8권6호
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• pp.220-229
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• 2000

In the brake systems a proportioning valve which reduces the brake pressure at each wheel cylinder for anti-locking of rear wheels is closely related with the safety of vehicles. But, it is impossible for a present proportioning valve to exactly control brake pressure because mechanically it is an open loop control system. So, in this paper we describe a electronic brake pressure distribution system using a fuzzy controller in order to exactly control brake pressure using a close loop control system. The object of electronic brake pressure distribution system is to change an cut-in pressure and an valve slop of proportioning valve in order to obtain better good performance of brake system than with mechanical system.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2000년도 추계학술대회 논문집 학회본부 D
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• pp.609-611
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• 2000

ABS(Antilock Brake System), Prevents the wheels from "locking" and improve steering during braking. Currently, safety and environmental issues are a major concern in the automotive industry. ABS has become the vital brake system HILS (Hardware In-the-Loop Simulation) is an effective tool for design. performance evaluation and test of developed vehicle subsystems such as ABS. suspension. and steering systems. This paper describes a HILS model for an ABS/ASR application Also the design and implementation of HILS system for development of the ABS ECU(Electronic Centre) Unit) for commercial vehicle are presented.