• 전자공학회논문지A
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• 제31A권6호
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• pp.107-116
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• 1994

In this paper, The electrical properties of MOS capacitors and transistoras with gate of in-situ doped amorphous Si and poly Si doped by POCI$_3$. Under constant current F-N stress, MOS capacitors with in-situ doped amorphous Si gate have shown the best resistance to degradation in reliabilty properties such as increase of leakage current, shift of gate voltage (V$_{g}$). shift of flat band voltage (V$_{fb}$) and charge to breakdown(Q$_{bd}$). Also, MOSFETs with in-situ doped amorphous Si gate have shown to have less degradation in transistor properties such as threshold voltage, transconductance and drain current. These improvements observed in MOS devices with in-situ doped amorphous Si gate is attributed to less local thinning spots at the gate/SiO$_2$ interface, caused by the large grain size and the smoothness of the surface at the gate/SiO$_2$ interface.

• 전자공학회논문지A
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• 제28A권1호
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• pp.40-45
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• 1991

It is well known that the conventional differential source-coupled pair uses gates as its input terminals. This input pair provids a high open-loop gain, a large CMRR, and a good PSRR. For these reasons, the input pair has been used widely as an input stages of the differential amplifiers, but a narrow linear input range of this structurelimits its application in the area of some analog circuit design. A novel CMOS source-coupled backgate pair is proposed in this paper. The bulk of MOSFET is exploited and input devices are biased to operate in ohmic region. With this topology, the backgate pair of the wide linear input range and variable transconductance can be obtained. This backgate input differential stage is realized with the size of W/L=50/25 MOSFETs. The results show the nonlinear error is less than $\gamma$1% over 10V full-scale range for the bias current of 200$\mu$A with 10V single power-supply.

• 대한전자공학회논문지SD
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• 제45권5호
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• pp.26-32
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• 2008

아날로그 WTA 회로의 성능은 코너 오차와 옵셋 오차에 영향을 받는다. 코너 오차는 큰 트랜스컨덕턴스를 가진 트랜지스터가 그 해결방안으로 제시되고 있지만, 소자 부정합에 의한 옵셋 오차 제거 방법에 대한 연구는 아직 미진한 상태이다. 본 논문은 WTA에서의 옵셋 오차를 분석하고, 옵셋을 줄이는 설계 가이드라인과 발생한 옵셋의 영향을 제거하는 회로를 제안한다. 실험 결과는 이론적 분석의 타당함과 옵셋 오차가 현저하게 개선되었음을 보여준다.

• 대한전자공학회논문지
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• 제27권11호
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• pp.126-134
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• 1990

CMOS VLSI 기술에서 고속으로 데이타를 인식하기 위해서는 비교적 낮은 전달 콘덕턴스와 MOS 소자 장치들의 불균형을 극복하는 것이 중요하다. 그러나 CMOS 소자들의 한계 때문에 VLSI 회로설계는 일반적으로 CMOS 동작에 알맞도록 바이폴라 A/D(analog-to-digital)변환기가 사용되었다. 또한 파이프라인으로 종속 연결된 RSA에 의하여 전압 비교가 이뤄지는 VLSI CMOS 비교기를 설계하였다. 따라서 본 논문에서는 파이프라인으로 연결된 CMOS 비교기와 병합한 A/D 변환기를 설계하였다.

• 한국전자파학회논문지
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• 제12권4호
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• pp.551-561
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• 2001

본 연구에서는 GEC-Marconi 사의 H40 GaAs pHEMT 소자에 대해서 새롭게 수정한 Curtice 모델을 사용하여 대신호 통합모델을 구축하였다. 통합모델에는 DC 특성과 biss에 따른 소신호 및 잡음 특성이 모두 포함되어 있으며, 특히 수정되 Curtice 모델을 사용함으로써 gate-source 간의 전압이 증가함에 따라 나타나는 pHEMT 의 transconductance(이하 $g_{m}$) 특성을 매우 간단하면서도 물리적으로 설명할 수 있게 하였다. 또한 통합모델 내부에는 RF-choke를 사용함으로써 $g_{m}$, $R_{ds}$ 성분의 DC 상태와 AC 상태에서의 차이를 설명하게 하였다. 통합모델을 HP사의 simulation tool 인 MDS(Microwave Design System)의 SDD(Symbolically Defined Device)를 이용하여 구현한 후, 실제의 data와 비교한 결과 DC, small signal, 그리고 noise 에 대한 특성에 H40 pHEMT 와 대부분 일치함을 보았으며, 선형과 다양한 harmonic balance simulation 의 수렴성 및 정확성을 확인함으로써 본 모델을 이용한 경우 저잡음 증폭기, 발진기, 그리고 혼합기 등의 여러 부품설계를 할 수 있음을 보였다.

• 한국통신학회논문지
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• 제18권7호
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• pp.944-950
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• 1993

종래에서는 혼합기제작에 수동소자인 다이오드를 이용하였으나 다이오드는 수동소자이므로 변환손실을 가저 IF증폭기를 설치하여야 하는 단점이 있으며 잡음이 커서 DBS 수신기의 전단부에 사용하기에는 적합치 못하다. GaAs MESFET 혼합기는 다이오드 혼합기보다 우수한 잡음지수와 혼변조 level을 얻을 수 있다. 특히 위성에서 직접 수신되는 신호는 아주 미약하기 때문에 수신부 전체의 감도를 향상시키기 위해 저잡음 특성을 갖는 소자가 요구된다. HEMT(High Electron Mobility Transistor)는 진자의 이동도가 매우 빠르므로 GaAs MESFET보다 transconductance가 커서 큰 변환이득과 우수한 잡음특성을 가지며, millimeter-wave주파수 영역에서도 좋은 잡음특성을 나타내고 있다. 본 연구에서는 18 GHz대역까지 사용가능한 저잡음 증폭기용으로 설계된 OKI사의 HEMT소자인 KGF 1860을 이용하여 혼합기를 제작하였고, LO 주파수를 10.6GHz, RF중심주파수를 11.9GHz로하여 설계하여 RF를 11.4 GHz에서 12.2 GHz까지 변화시키면서 측정한 결과 1~l.4 GHz의 IF대역에서 변환이 득을 얻었으며 RF power -20.5.3 dBm, LO power 0.01 dBm에서 최대 변환이 득 3.7 dB를 얻었다. 또한 출력단의 A/4 개방스터브를 제거하였을 경우 RF를 11.1GHz에서 12.7GHz까지 변화시키면서 측정 한 결과 930MHz ~ 1.8GHz 대역에서 최대 변환이 득 1.35dB를 얻었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제10권3호
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• pp.213-224
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• 2010

An optically controlled silicon MESFET (OPFET) was fabricated by diffusion process to enhance the quantum efficiency, which is the most important optoelectronic device performance usually affected by ion implantation process due to large number of process induced defects. The desired impurity distribution profile and the junction depth were obtained solely with diffusion, and etching processes monitored by atomic force microscope, spreading resistance profiling and C-V measurements. With this approach fabrication induced defects are reduced, leading to significantly improved performance. The fabricated OPFET devices showed proper I-V characteristics with desired pinch-off voltage and threshold voltage for normally-on devices. The peak photoresponsivity was obtained at 620 nm wavelength and the extracted external quantum efficiency from the photoresponse plot was found to be approximately 87.9%. This result is evidence of enhancement of device quantum efficiency fabricated by the diffusion process. It also supports the fact that the diffusion process is an extremely suitable process for fabrication of high performance optoelectronic devices. The maximum gain of OPFET at optical modulated signal was obtained at the frequency of 1 MHz with rise time and fall time approximately of 480 nS. The extracted transconductance shows the possible potential of device speed performance improvements for shorter gate length. The results support the use of a diffusion process for fabrication of high performance optoelectronic devices.

• 대한전자공학회논문지SD
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• 제39권5호
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• pp.1-7
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• 2002

Deep sub-micron bulk CMOS circuits require gate electrode materials such as metal silicide and titanium silicide for gate oxides. Many authors have conducted research to improve the quality of the sub-micron gate oxide. However, few have reported on the electrical quality and reliability of an ultra-thin gate. In this paper, we will recommend a novel shallow trench isolation structure and a two-step TiS $i_2$ formation process to improve the corner metal oxide semiconductor field-effect transistor (MOSFET) for sub-0.1${\mu}{\textrm}{m}$ VLSI devices. Differently from using normal LOCOS technology, deep sub-micron CMOS devices using the novel shallow trench isolation (STI) technology have unique "inverse narrow-channel effects" when the channel width of the device is scaled down. The titanium silicide process has problems because fluorine contamination caused by the gate sidewall etching inhibits the silicide reaction and accelerates agglomeration. To resolve these Problems, we developed a novel two-step deposited silicide process. The key point of this process is the deposition and subsequent removal of titanium before the titanium silicide process. It was found by using focused ion beam transmission electron microscopy that the STI structure improved the narrow channel effect and reduced the junction leakage current and threshold voltage at the edge of the channel. In terms of transistor characteristics, we also obtained a low gate voltage variation and a low trap density, saturation current, some more to be large transconductance at the channel for sub-0.1${\mu}{\textrm}{m}$ VLSI devices.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년도 추계학술대회 논문집 전기물성,응용부문
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• pp.121-122
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• 2006

Recently, poly-Si TFT-LCD starts to be mass produced using excimer laser annealing (ELA) poly-Si. The main reason for this is the good quality poly-Si and large area uniformity. We report the influence of channel length and width on poly-Si TITs performance. Transfer characteristics of n-channel poly-Si thin film transistors fabricated on polycrystalline silicon (poly-Si) thin film transistors (TFTs) with various channel lengths and widths of $2-30{\mu}m$ has been investigated. In this paper, we analyzed the data of n-type TFTs. We studied threshold voltage ($V_{TH}$), on/off current ratio ($I_{ON}/I_{OFF}$), saturation current (I_{DSAT}$), and transconductance ($g_m$) of n-channel poly-Si thin film transistors with various channel lengths and widths.