• Annual Conference of KIPS
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• 2014.04a
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• pp.33-36
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• 2014

최근 스마트폰이나 태블릿 PC 등의 모바일 디바이스가 상용화 되어감에 따라 그 안에서 핵심적인 처리기능을 담당하는 프로세서의 코어 수가 점차적으로 늘어나고 있다. 많은 수의 코어를 효율적으로 사용하기 위해 여러 가지 메커니즘이 구현되어 있으나, 단일 프로세스를 순차적으로 실행하는 경우 여전히 성능에서의 한계가 존재한다. 병렬화 되어 있지 않은 프로세스의 경우, Amdahl's Law[1]에 따르면 순차적으로 실행을 할 수 밖에 없는 부분이 존재하고, 이 부분은 하나의 코어에서만 실행되기 때문에 많은 연산 자원들이 낭비되는 현상이 발생한다. 본 논문은 다중 코어 환경에서 이러한 잉여자원을 효과적으로 사용하기 위해 Back-end Fusion 이라는 구조를 제안하여 프로세서의 성능 향상을 위한 연구를 진행하였다. Back-end Fusion 이란, 연산 처리를 담당하는 back-end 부분(execution unit, writeback 단계 등)을 필요에 따라 코어 간에 동적으로 재구성하여 성능을 향상시키는 메커니즘이다. 이 재구성된 프로세서의 back-end 를 효율적으로 사용하기 위해, 종속성과 로드 밸런스 등을 고려한 인스트럭션 분배 알고리즘을 함께 제안한다. Intel 사의 x86 Instruction Set Architecture(ISA)를 기반으로 한 시뮬레이터를 이용하여 Back-end Fusion 프로세서의 성능을 측정 해 본 결과 기존의 단일 코어 프로세서에 비해 평균 32.2%의 성능 향상을 확인할 수 있었다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2010.10a
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• pp.321-324
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• 2010

There have been lots of researches on a multi-core processor. The enhancement has been performed through parallelization method. Multi-core architecture in the mobile environment has emerged. But, there is a limit to a mobile CPU's performance. GP-GPU(General-Purpose computing on Graphics Processing Units) can improve performance without adding other dedicated hardware. This paper presents the implementation of Inverse Quantization, Inverse DCT and Color Space Conversion module in H.264/AVC decoder using Multi-Core GP-GPU for a mobile environments. The proposed architecture improves approximately 50% of performance when it use all the features.

• Annual Conference on Human and Language Technology
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• 2017.10a
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• pp.153-158
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• 2017

본 논문은 한국어 어휘 의미망인 코어넷(CoreNet)을 활용한 비지도학습 방식의 한국어 어의 중의성 해소(Word Sense Dsiambiguation)에 대한 연구이다. 어의 중의성 해소의 실질적인 응용을 위해서는 합리적인 수준으로 의미 후보를 나눌 필요성이 있다. 이를 위해 동형이의어와 코어넷의 개념체계를 활용하여 의미 후보를 나누어서 진행하였으며 이렇게 나눈 것이 실제 활용에서 의미가 있음을 실험을 통해 보였다. 접근 방식으로는 문맥 속에서 서로 영향을 미치는 어휘의 의미들을 동시에 고려하여 중의성 해소를 할 수 있도록 마코프랜덤필드와 의존구조 분석을 바탕으로 한 지식 기반 모델을 사용하였다. 이 과정에서도 코어넷의 개념체계를 활용하였다. 이 방식을 통해 임의의 모든 어휘에 대해 중의성 해소를 하도록 직접 구축한 데이터 셋에 대하여 80.9%의 정확도를 보였다.

• 한국어정보학회:학술대회논문집
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• 2017.10a
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• pp.153-158
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• 2017

본 논문은 한국어 어휘 의미망인 코어넷(CoreNet)을 활용한 비지도학습 방식의 한국어 어의 중의성 해소(Word Sense Dsiambiguation)에 대한 연구이다. 어의 중의성 해소의 실질적인 응용을 위해서는 합리적인 수준으로 의미 후보를 나눌 필요성이 있다. 이를 위해 동형이의어와 코어넷의 개념체계를 활용하여 의미 후보를 나누어서 진행하였으며 이렇게 나눈 것이 실제 활용에서 의미가 있음을 실험을 통해 보였다. 접근 방식으로는 문맥 속에서 서로 영향을 미치는 어휘의 의미들을 동시에 고려하여 중의성 해소를 할 수 있도록 마코프랜덤필드와 의존구조 분석을 바탕으로 한 지식 기반 모델을 사용하였다. 이 과정에서도 코어넷의 개념체계를 활용하였다. 이 방식을 통해 임의의 모든 어휘에 대해 중의성 해소를 하도록 직접 구축한 데이터 셋에 대하여 80.9%의 정확도를 보였다.

• Annual Conference of KIPS
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• 2014.11a
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• pp.290-293
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• 2014

모바일 디바이스의 보급으로 사람들의 생활에 많은 변화를 가져왔으며, 이러한 변화에 따라 점차 수요에 따른 모바일 콘텐츠 시장 또한 확산 되었다. 사람들의 수요에 의해 모바일 애플리케이션은 문서작성, 게임, 사진, 은행 업무, 영화, 벨소리 뿐 아니라 HD 비디오 재생, 스트리밍 AV 서비스 등 하드웨어적 고성능을 요구하는 애플리케이션까지 등장하게 되었다. 이러한 추세에 더불어 모바일 디바이스는 멀티코어의 성능에 이르는 디바이스까지 출시 되었다. 하지만 멀티코어의 효율성은 스케쥴러가 코어에 작업을 할당하는 방법에 따라 달라진다. 이종 멀티 코어 플랫폼에서 애플리케이션의 실행 시간은 실행되는 코어에 의존한다. 본 논문에서는 프로파일에 의해 각 태스크의 실행 시간을 분석하여 태스크 스케쥴링 기법을 제안한다.

• The Journal of the Institute of Internet, Broadcasting and Communication
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• v.12 no.3
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• pp.9-13
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• 2012

In order to overcome the complexity and power problems of superscalar processors, the multi-core architecture has been prevalent recently. Although the execution-driven simulation is wide spread, the trace-driven simulation has speed advantages over the execution-driven simulation. We present a methodology to simulate multi-core architecture using trace-driven simulator. Using SPEC 2000 benchmarks as input, the trace-driven simulation has been performed for the cores ranging from 2 to 16 extensively. As a result, the 16-core processor resulted in 4.1 IPC and 13.3 times speed up over single-core processor on the average.

• The Journal of the Institute of Internet, Broadcasting and Communication
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• v.13 no.4
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• pp.171-177
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• 2013

Due to the demand for high speed 3D graphic rendering, video file format conversion, compression, encryption and decryption technologies, the importance of digital signal processor system is growing rapidly. In order to satisfy the real-time constraints, high performance digital signal processor is required. Therefore, as in general purpose computer systems, digital signal processor should be designed as multicore architecture as well. Using UTDSP benchmarks as input, the trace-driven simulation has been performed and analyzed for the 2 to 16-core digital signal processor architectures with the cores from simple RISC to in-order and out-of-order superscalar processors for the various window sizes, extensively.

• Journal of the Korea Society of Computer and Information
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• v.17 no.6
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• pp.1-11
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• 2012

As the process technology scales down, multi-core processors cause serious problems such as increased interconnection delay, high power consumption and thermal problems. To solve the problems in 2D multi-core processors, researchers have focused on the 3D multi-core processor architecture. Compared to the 2D multi-core processor, the 3D multi-core processor decreases interconnection delay by reducing wire length significantly, since each core on different layers is connected using vertical through-silicon via(TSV). However, the power density in the 3D multi-core processor is increased dramatically compared to that in the 2D multi-core processor, because multiple cores are stacked vertically. Unfortunately, increased power density causes thermal problems, resulting in high cooling cost, negative impact on the reliability. Therefore, temperature should be considered together with performance in designing 3D multi-core processors. In this work, we analyze the temperature of the cache in quad-core processors varying cache organization. Then, we propose the low-temperature cache organization to overcome the thermal problems. Our evaluation shows that peak temperature of the instruction cache is lower than threshold. The peak temperature of the data cache is higher than threshold when the cache is composed of many ways. According to the results, our proposed cache organization not only efficiently reduces the peak temperature but also reduces the performance degradation for 3D quad-core processors.

• Proceedings of the Korean Information Science Society Conference
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• 2008.06b
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• pp.405-410
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• 2008

성능 / 에너지를 강조하는 현재의 멀티코어 추세에서 임베디드 시스템에 사용되는 대부분의 프로세서들은 단일 프로세서와 메모리를 버스 형태로 연결하여 구현하였다. 하지만 칩 내부의 프로세서 코어 수가 증가 하게 되면, 기존 버스 형태의 구조는 제한된 대역폭으로 인하여 확장성이 제약된다. 본 논문에서는 멀티코어 프로세서에서 사용 가능한 기존 연결 망 구조들을 분석하고, 기존 계층적 링 구조에서의 지연 시간 문제를 극복하여 성능을 개선할 수 있는 새로운 이중 광역 계층 링 구조를 제안한다.

• Proceedings of the KIEE Conference
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• 2006.07b
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• pp.909-910
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• 2006

본 논문에서는 액체의 가열을 위한 유도가열기에서 와전류가 발생하는 중심코어의 형태에 따른 유도가열기의 성능을 비교하였다. 특히 코어가 여러 층의 도체로 이루어졌을 경우의 시스템 성능의 변화에 대한 해석과 실험을 수행하였다. 유도가열의 수치적인 해석은 상용 프로그램인 Maxwell을 사용하였으며, 실험을 통하여 유한요소해석 모델을 검증하였다. 본 연구를 통하여 가열되는 코어가 여러 층으로 이루어져 있을 경우 유도가열기의 성능이 향상됨을 알 수 있었다.