• Journal of Power Electronics
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• 제9권4호
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• pp.544-552
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• 2009

This paper presents a novel spring pressure contact interconnect technique for medium power integrated power electronics modules (IPEMs). The key technology of this interconnection is a spring which is made from Be-Cu alloy. By means of the string pressure contact, sufficient press-contact force and good electrical interconnection can be achieved. Another important advantage is that the spring exhibits excellent performance in enduring thermo-mechanical stress. In terms of manufacture procedure, it is also comparatively simple. A 4 kW half-bridge power inverter module is fabricated to demonstrate the performance of the proposed pressure contact technique. Electrical, thermal and mechanical test results of the packaged device are reported. The results of both the simulation and experiment have proven that a good performance can be achieved by the proposed pressure contact technique for the medium power IPEMs.

• 한국전자파학회지:전자파기술
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• 제24권2호
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• pp.51-57
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• 2013

The current expanding mobile markets incessantly demands small form factor, low power consumption and high aggregate throughput for silicon-level integration such as memory to logic system. One of emerging solution for meeting this high market demand is 3D through silicon stacking (TSS) technology. Main challenges to bring 3D TSS technology to the volume production level are establishing a cost effective supply chain and building a reliable manufacturing processes. In addition, this technology inherently help increase number of IOs and shorten interconnect length. With those benefits, however, potential signal and power integrity risks are also elevated; increase in PDN inductance, channel loss on substrate, crosstalk and parasitic capacitance. This paper will report recent progress of wide IO memory to high count TSV logic device assembly development work. 28 nm node TSV test vehicles were fabricated by the foundry and assembled. Successful integration of memory wide IO chip with less than a millimeter package thickness form factor was achieved. For this successful integration, we discussed potential signal and power integrity challenges. This report demonstrated functional wide IO memory to 28 nm logic device assembly using 3D package architecture with such a thin form factor.

• 한국재료학회지
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• 제20권6호
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• pp.319-325
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• 2010

3-D IC integration enables the smallest form factor and highest performance due to the shortest and most plentiful interconnects between chips. Direct metal bonding has several advantages over the solder-based bonding, including lower electrical resistivity, better electromigration resistance and more reduced interconnect RC delay, while high process temperature is one of the major bottlenecks of metal direct bonding because it can negatively influence device reliability and manufacturing yield. We performed quantitative analyses of the interfacial properties of Al-Al bonds with varying process parameters, bonding temperature, bonding time, and bonding environment. A 4-point bending method was used to measure the interfacial adhesion energy. The quantitative interfacial adhesion energy measured by a 4-point bending test shows 1.33, 2.25, and $6.44\;J/m^2$ for 400, 450, and $500^{\circ}C$, respectively, in a $N_2$ atmosphere. Increasing the bonding time from 1 to 4 hrs enhanced the interfacial fracture toughness while the effects of forming gas were negligible, which were correlated to the bonding interface analysis results. XPS depth analysis results on the delaminated interfaces showed that the relative area fraction of aluminum oxide to the pure aluminum phase near the bonding surfaces match well the variations of interfacial adhesion energies with bonding process conditions.

• 마이크로전자및패키징학회지
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• 제11권3호
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• pp.9-15
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• 2004

PMSSQ (Poly Methyl Silsesquioxane)-based matrix에 BTMSE (Bis Tri Methoxy Silyl Ethane) 를 첨가한 low-k물질의 전기적 특성을 조사하였다. 우리는 절연체로 copolymer를 사용하여 금속-절연체 -실리콘 구조를 만들고 BTS 실험을 통하여 누설 전류와 파괴 시간을 측정하였다. 코 폴리머의 기공이 $30\%$ 이상이 되었을 때, 파괴 시간이 급속하게 감소되어 진다. 온도에 관하여 파괴 시간으로부터 코 폴리머를 통한 구리 확산의 활성화 에너지는 1.51eV가 측정되었다.

• Corrosion Science and Technology
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• 제6권6호
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• pp.282-285
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• 2007

Smaller size and higher integration of electronic systems make narrower interconnect pitch not only in chip-level but also in package-level. Moreover electronic systems are required to operate in harsher conditions, that is, higher current / voltage, elevated temperature / humidity, and complex chemical contaminants. Under these severe circumstances, electronic components respond to applied voltages by electrochemically ionization of metals and conducting filament forms between anode and cathode across a nonmetallic medium. This phenomenon is called as the electrochemical migration. Many kinds of metal (Cu, Ag, SnPb, Sn etc) using in electronic packages are failed by ECM. Eutectic SnPb which is used in various electronic packaging structures, that is, printed circuit boards, plastic-encapsulated packages, organic display panels, and tape chip carriers, chip-on-films etc. And the material for soldering (eutectic SnPb) using in electronic package easily makes insulation failure by ECM. In real PCB system, not only metals but also many chemical species are included. And these chemical species act as resources of contamination. Model test systems were developed to characterize the migration phenomena without contamination effect. The serpentine-shape pattern was developed for analyzing relationship of applied voltage bias and failure lifetime by the temperature / humidity biased(THB) test.

• 전자공학회논문지C
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• 제36C권3호
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• pp.26-34
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• 1999

실리콘 집적회로 인터컨넥트에서 전송선 파라미터를 추출하는 새로운 방법을 제시하고 이를 실험적으로 고찰 한다. 실리콘 기판 위에 있는 전송선에서의 신호는 PCB (printed circuit board)혹은 MCM (multi-chip module)의 인터컨넥트와 같은 마이크로 스트립 구조에서 가정하는 quasi-TEM 모드가 아니라 slow wave mode (SWM)로 대부분의 에너지가 전송되기 때문에 기판의 효과를 고려하여 전송선 파라미터를 추출한다. 실리콘 기판에서 전계 및 자계의 특성을 고려하여 커패시턴스 파라미터의 계산을 실리콘 표면을 그라운드로 설정하고 계산하고 인덕턴스는 단일 전송선 모델로부터 추출한 실효 유전상수를 도입하여 계산한다. 제안한 전송선 파라미터 추출 방법의 타당성을 검증하기 위하여 테스트 패턴을 제작하여 실험적 파리미터 추출 값이 제시한 방법의 결과와 약 10% 이내에서 일치한다는 것을 보여 계산 방법의 타당성을 입증한다. 또한 고속 샘플링 오실로스코프(TDR/TDT 메터) 측정을 통하여 제시한 방법이 크로스톡 노이즈를 정확히 예측 할 수 있는 반면 흔히 사용하고 있는 기판의 효과를 고려하지 않는 RC 모델 혹은 ？ 모델은 약 20∼25% 정도 과소 오차(underestimation error)를 보인다는 것을 보인다.

• 마이크로전자및패키징학회지
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• 제10권3호
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• pp.89-98
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• 2003

반도체 소자의 배선용 재료로서 사용가능한 합금원소 Mg를 첨가한 Cu(Mg) 박막의 기계 및 전기적 특성 변화를 조사하였다. Cu(2.7at.%Mg) 박막은 열처리를 할 경우 Cu 박막에 비하여 표면거칠기는 약 1/10 정도로 줄고 $SiO_2$와의 접착력도 2배 이상 향상된 결과를 나타내었다. 또한 $300^{\circ}C$이상의 온도에서 10분 이상 열처리를 할 경우 급격한 저항감소를 보여주었는데 이는 Mg 원소의 확산으로 인해 표면 및 계면에서 Mg 산화물이 형성되고 내부에는 순수 Cu와 같이 되었기 때문이다. 경도 및 열응력에 대한 저항력도 Cu박막에 비해 우수한 것으로 나타났으며 열응력으로 인해 Cu 박막에 나타나던 표면 void가 Cu(Mg) 박막에서는 전혀 관찰되지 않았다. EM Test 결과 lifetime은 2.5MA/$cm^2$, $297^[\circ}C$에서 순수 Cu 라인보다 5배 이상 길고 BTS Test 결과 Capacitance-Voltage 그래프의 플랫 밴드 전압(V$_{F}$ )의 shift현상이 Cu에서는 나타났지만 Cu(Mg) 박막에서는 발생하지 않는 우수한 신뢰성을 보여주었다. 누설전류 측정을 통한 $SiO_2$의 파괴시간은 Cu에 비하여 약 3배 이상 길어 합금원소에 의한 확산방지 효과가 있음을 확인하였다.

• 대한전자공학회논문지SD
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• 제44권4호
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• pp.73-79
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• 2007

본 논문에서는 트랜잭터를 정형화하고 DUT(Design Under Test)의 다양한 입출력에 따라 자동으로 트랜잭터를 생성해주는 생성기를 구현하였다. 호스트 컴퓨터와 FPGA(Field Programmable Gate Array) 사이의 PCI(Peripheral Component Interconnect) 인터페이스 신호들로 구성된 트랜잭터 프로토콜에 의존하는 블록과 DUT에 의존하는 블록으로 신호들을 재정리 함으로써 트랜잭터를 정형화하고 설계하였다. 구현된 트랜잭터의 자동 생성기는 DUT의 입출력에 관한 정보를 GUI(Graphical User Interface)를 통하여 입력받아 정형화된 하드웨어 블록들을 근간으로 입력정보를 추가하여 각각의 블록들을 만들어 하나의 Verilog 코드로 생성하는 동작을 한다. 자동 생성기의 정상동작을 확인하기 위하여 이미 검증된 하드웨어 블록을 이용하여 생성된 트랜잭터의 정상동작을 입증하였고, 사용자가 직접 설계한 트랜잭터와 비교함으로써 생성된 트랜잭터의 효율성을 입증하였으며 DUT의 다양한 입출력 정보들에 대하여 융통성 있게 동작하는 자동 생성기를 검증하였다. 트랜잭터 자동 생성기를 이용하는 경우 트랜잭터 설계시간을 단축 할 수 있고, 사용자가 트랜잭터 프로토콜를 이해하고 트랜잭터를 설계하는 부담을 줄여 시뮬레이션 속도가 빠른 트랜잭션 레벨 검증모드를 쉽게 사용 할 수 있도록 하였다.

• 한국항행학회논문지
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• 제19권4호
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• pp.288-298
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• 2015

무인기 상용화를 위해서는 유인기 수준의 안전성을 확보할 수 있는 공중 및 지상 의 충돌경보 및 회피시스템 (sense and avoid or SAA) 개발과 검증이 필요하다. SAA 검증을 위한 비행시험은 높은 시험비용과 사고위험 때문에 많은 시험사례(test case)를 검토하기 어려우므로 시뮬레이션 시험으로 보완하는 것이 필수적이다. SAA 시뮬레이션 시험을 위해 flight simulator, Matlab/Simulink 시뮬레이터와 항전장비 시뮬레이션 모델들이 서로 연동하는 통합 무인기 시뮬레이션 환경을 구축하였다. 사례연구로서 TCAS 충돌경보 simulink 모델을 개발하고 Flight Gear와 연동하여 통합 무인기 시뮬레이션 환경을 구축하였고 이를 encounter model을 이용하여 검증하였다. 통합 무인기 시뮬레이션 환경을 활용하면 항전장비 개발주기의 개념설계 단계부터 부품 및 시스템의 성능/신뢰성 분석을 시작할 수 있다.

• 마이크로전자및패키징학회지
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• 제24권2호
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• pp.69-74
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• 2017

인쇄전자소자 금속 배선의 고온 신뢰성 평가를 위해 스크린 프린팅 기법으로 도포된 Ag 박막과 폴리이미드 기판 사이의 계면접착력을 $200^{\circ}C$ 후속 열처리 시간에 따라 $180^{\circ}$ 필 테스트를 통해 평가하였고, 박리 계면 미세구조를 분석하였다. 후속 열처리 전 필 강도는 약 16.7 gf/mm 이었고, 열처리 24 시간 후 필 강도는 29.4 gf/mm까지 증가하였는데, 이는 초기 열처리에 의해 접합계면에서 Ag-O-C 화학 결합의 증가와 바인더의 organic bridges 효과가 주 원인인 것으로 판단된다. 한편, 열처리 시간이 48, 100, 250, 500 시간으로 더욱 증가함에 따라 필 강도는 각각 22.3, 3.6, 0.6, 0.1 gf/mm으로 급격히 감소하는 거동을 보였다. 이는 $200^{\circ}C$의 고온에서 장시간 노출되었을 때 Cu/Ag 계면 산화막 형성이 주 원인인 것으로 판단된다.