• 대한전자공학회논문지SD
• /
• 제37권1호
• /
• pp.83-91
• /
• 2000

본 논문은 수 만 개 이상의 소자로 구성된 대규모 배선 회로를 SPICE와 같은 회로 시뮬레이터로 분석할 수 있도록 그 규모를 축소 시키는 새로운 방법을 제안하고 있다. 이 방법은 배선 회로의 구조 분석과 Elmore 시정수에 바탕을 둔 여러 가지 규칙들을 사용하여 회로 소자 개수를 줄여나가는 기존의 방법과 근본적으로 다른 접근 방식이다. AWE 기법을 사용하여 CMOS 게이트 구동 측성 모델을 구하고, 이 모델에 배선 회로를 연결하여 타임 모멘트를 계산한 다음, 이와 동일한 모멘트를 갖는 등가 RC 회로를 합성하는 과정을 거친다. 이 방법을 사용하면 배선 회로를 구동하는 CMOS 게이트의 특성을 높이는 수준의 정확도로 방영할 수 있을 뿐만 아니라, 압축된 회로의 크기가 원래 배선 회로에 포함되어 있던 소자의 개수와 관계없이 출력 노드의 개수에 비례하여 결정되므로, 대규모 배선 회로에 대해서 압축율이 극히 우수하다. 이 방법을 C 프로그램으로 구현하여 0.5${\mu}m$ CMOS ASIC 제품에 적용한 결과, 99% 이상의 극히 우수한 압축율을 보였으며, 원래의 배선 회로 대비 지연 시간 측면에서 1~10%의 오차를 갖는 정확도를 나타내었다.

• 한국전기화학회:학술대회논문집
• /
• 한국전기화학회 2001년도 연료전지심포지움 2001논문집
• /
• pp.255-258
• /
• 2001

• 마이크로전자및패키징학회지
• /
• 제6권4호
• /
• pp.1-7
• /
• 1999

MCM-D 기판에 수동소자를 내장시키는 공정을 개발하였다. MCM-D 기판은 Cu/감광성 BCB를 각각 금속배선 및 절연막 재료로 사용하였고, 금속배선은 Ti/cu를 각각 1000$\AA$/3000$\AA$으로 스퍼터한 후 fountain 방식으로 전기 도금하여 3 um Cu를 형성하였으며, BCB 층에 신뢰성있는 비아형성을 위하여 BCB의 공정특성과 $C_2F_6$를 사용한 플라즈마 cleaning영향을 AES로 분석하였다. 이 실험에서 제작한 MCM-D 기판은 절연막과 금속배선 층이 각각 5개, 4개 층으로 구성되는데 저항은 2번째 절연막 위에 thermal evaporator 방식으로 NiCr을 600$\AA$증착하여 시트저항이 21 $\Omega$/sq가 되게 형성하였고. 인덕터는 coplanar 구조로 3, 4번째 금속배선층에 형성하였으며, 커패시터는 절연막으로 PECVD $Si_3N_4$를 900$\AA$증착한 후 1, 2번째 금속배선층에 형성하여 88nF/$\textrm {cm}^2$의 커패시턴스를 얻었다. 이 공정은 PECVD $Si_3N_4$와 thermal evaporation NiCr 공정을 이용함으로써 기존의 반도체 공정을 이용하여 MCM-D 기판에 수동소자를 안정적으로 내장시킬 수 있었다.

• 대한전자공학회논문지SD
• /
• 제41권2호
• /
• pp.67-75
• /
• 2004

본 논문은 인덕턴스 성분을 포함한 단일 도선 및 트리 구조 RLC 연결선의 버퍼 삽입 방법을 제시한다. 이를 위해 먼저 CMOS 버퍼가 구동하는 단일 RLC 도선에 대한 시간 지연의 대수식을 제시한다. 이 수식은 현재의 서브마이크로미터 공정을 위한 n-th power law 기반에서 유도되었으며, 다양한 RLC 부하를 가지고 실험해 본 결과, 실제 SPICE 시뮬레이션 결과에 비해 최대 9％ 오차를 갖는 것으로 나타났다. 본 논문은 이 지연 시간 수식을 바탕으로 단일 도선 RLC 연결선을 여러 개로 나누는 버퍼 삽입에 관한 수식과 RLC 트리 연결선의 시간 지연을 최적화하기 위해 삽입될 버퍼의 사이즈를 결정하는 알고리듬을 제시한다. 제시된 버퍼 삽입 알고리듬은 0.25㎛ CMOS 공정의 트리 연결선에 적용하였으며, HSPICE 결과를 이용하여 정확도를 검증하였다.

• 대한전자공학회논문지SD
• /
• 제37권11호
• /
• pp.1-8
• /
• 2000

본 논문에서는 인터커넥트 라인을 구동하는 CMOS소자의 게이트 폭의 변화에 따라 소자 및 인터커넥트라인에 의한 RC 지연시간이 어떤 특성을 보이는지에 대하여 분석하였다. 인터커넥트 라인의 캐패시턴스 성분만이 주로 나타나는 구조에서는 MOSFET의 크기가 커질수록 전체 지연시간이 감소하는 특성을 보였다. 반면에 인터커넥트 라인의 저항 및 캐패시턴스 성분이 대등하게 지연시간에 영향을 미치는 구조에서는 전체회로의 지연시간이 최소가 되는 MOSFET 크기가 존재함을 수식적으로 제안하고 실험치와 비교하여 잘맞음을 증명하였다.

• 대한전자공학회논문지SD
• /
• 제41권4호
• /
• pp.101-112
• /
• 2004

본 논문에서는 3차원 인터커넥트(3D interconnect) 구조를 해석하기 위하여 ADI-유한차분시간영역(ADI-FDTD: Alternating Direction Implicit Finite Difference Time Domain)법으로 맥스웰 회전 방정식(Maxwell's curl equation)을 계산하는 수치 해석 모델을 개발하였고, 개발한 ADI-유한차분시간영역법을 이용하여 3.3 V CMOS 기술로 설계된 샘플러 회로의 일부의 영역에 대해 컴퓨터 모의 실험 결과하여 입력된 구형 전압 신호가 금속 배선을 거치면서 5∼10 ps의 신호 지연과 0.1∼0.2 V의 신호 왜곡이 발생되는 것을 확인하였다. 결론적으로 ADI-유한차분시간영역법을 이용한 풀-웨이브 해석을 통하여 고속의 VLSI 인터커넥트에서의 전자기 현상을 정확하게 분석할 수 있음을 제시하였다.

• 한국결정학회지
• /
• 제12권4호
• /
• pp.233-238
• /
• 2001

1㎛ 이하로 집속된 방사광원으로부터의 x-선을 이용하여 새로운 분석법인 x-선 미세회절(x-ray microdiffraction)을 사용하면 다결정시료 내 grain들의 방위나 strain의 국지적 분포를 정밀하게 측정할 수 있다. 포항가속기연구소 방사광원의 x-ray microbeam 실험 장치를 사용하여 찍은 Laue 사진을 측별히 쓰여진 분석 software를 이용하여 분석함으로써 고집적회로에 쓰이는것과 같은 방법으로 제작된 Si wafer 상의 다른 선폭의 구리 도선들이 가지는 texture 를 밝혀내었다. 실험시 x-ray빔의 크기는 2×3㎛²정도이었으며, 분석 결과에의하면 선폭 1㎛도선에서는 grain들이 방위가 특정한 방향성이 없는 반면, 선폭 20㎛도선의 중앙부분에서는 〈111〉fiber texture 가 관측되었다. Grain들의 크기는 선폭 1㎛의도선에서 2∼5㎛, 선폭 20㎛의도선에서는 6∼8㎛로 측정되었다.

• 마이크로전자및패키징학회지
• /
• 제21권3호
• /
• pp.1-6
• /
• 2014

차세대 전자소자는 입출력(I/O) 핀 수의 증가, 전력소모의 감소, 소형화 등으로 인해 fine-pitch 배선 시스템이 요구되고 있다. Fine-pitch 특히 10 um 이하의 fine-pitch에서는 기존의 무연솔더나 Cu pillar/solder cap 구조를 사용할 수 없기 때문에 Cu-to-Cu bumpless 배선 시스템은 2D/3D 소자 구조에서 매우 필요한 기술이라 하겠다. Bumpless 배선 기술로는 BBUL 기술, 접착제를 이용한 WOW의 본딩 기술, SAB 기술, SAM 기술, 그리고 Cu-to-Cu 열압착 본딩 기술 등이 연구되고 있다. Fine-pitch Cu-to-Cu interconnect 기술은 연결 방법에 상관없이 Cu 층의 불순물을 제거하는 표면 처리 공정, 표면 활성화, 표면 평탄도 및 거칠기가 매우 중요한 요소라 하겠다.

• 한국세라믹학회지
• /
• 제52권5호
• /
• pp.344-349
• /
• 2015

An interconnect is the key component of solid oxide fuel cells that electrically connects unit cells and separates fuel from oxidant in the adjoining cells. To improve their surface stability in high-temperature oxidizing environments, metallic interconnects are usually coated with conductive oxides. In this study, lanthanum nickelates ($LaNiO_3$) with a perovskite structure are synthesized and applied as protective coatings on a metallic interconnect (Crofer 22 APU). The partial substitution of Co, Cu, and Fe for Ni improves electrical conductivity as well as thermal expansion match with the Crofer interconnect. The protective perovskite layers are fabricated on the interconnects by a slurry coating process combined with optimized heat-treatment. The perovskite-coated interconnects show area-specific resistances as low as $16.5-37.5m{\Omega}{\cdot}cm^2$ at $800^{\circ}C$.

• 한국항해항만학회지
• /
• 제29권10호
• /
• pp.871-876
• /
• 2005

기존의 기계적인 센서들보다 높은 민감도와 선형성을 가지는 반도체 압력 센서들은 크기가 작고 일괄공정에 의해 제작될 수 있는 반도체 공정 기술로 제작되므로 다양한 산업에서 적용되고 있다. 하지만 열과 반복적인 외부 하중은 센서의 수명에 치명적인 영향을 미치고 있고, 특히 외부에서 가해지는 열은 센서를 구성하는 구조물보다 신호를 전달하는 금속 배선의 피로 수명에 지대한 영향을 미치고 있으므로 이에 대한 영향성을 분석할 수 있는 프로세스를 확립하고, 이후 다양한 재료의 반복적인 열하중에 대한 피로 수명을 Manson & Coffin식에 따라서 평가하였다. 금속 배선의 밑단에서 피로수명이 가장 낮고, 굽힘하중은 피로 수명보다는 응력분포에 큰 영향을 미치고 있다.