• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
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• pp.161-164
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• 2000

The architecture of microprocessor for a embedded system should be one that can perform more tasks with fewer instruction codes. The machine codes that high-level language compiler produces are mainly composed of specific ones, and codes that have small size are more frequently used. Extended Instruction Set Architecture (EISC) was proposed for that reason. We have designed pipe-line system for 64 bit EISC microprocessor. function level simulator was made for verification of design and instruction set architecture was also verified by that simulator. The behavioral function of synthesized logic was verified by comparison with the results of cycle-based simulator.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제11권3호
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• pp.257-267
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• 2005

실시간 운영체제 개발 환경에서 제공하는 도구 중에 하나인 RTOS 시뮬레이터는 타겟 H/W가 호스트에 연결되어 있지 않은 상태에서도 호스트에서 응용 프로그램의 개발과 디버깅을 가능하게 해주는 타겟 시뮬레이션 환경을 제공해 줌으로써, 하드웨어 개발이 완료되기 전에도 응용 프로그램의 개발이 가능하도록 해준다. 그러한 이유로 현재 대부분의 상용 RTOS 개발환경에서는 RTOS 시뮬레이터를 제공하고 있다. 그러나 그들의 대부분은 RTOS의 기능적인 부분들만 호스트에서 시뮬레이션 하도록 구현되어 있어서, RTOS 및 응용 프로그램이 실제 타겟 UW에서 실행될 때의 실질적인 시간 추정이 불가능하다. 실시간 시스템은 정해진 시간 내에 프로그램 실행을 종료해야 하기 때문에, 실행시간 추정 기능도 가지는 RTOS 시뮬레이터가 필요하다. 본 연구에서는 RTOS 및 응용 프로그램이 실제 타겟 H/W에서 처리될 때의 실행시간 추정이 가능하고 구현도 용이한 기계명령어-레벨(machine instruction-level)의 RTOS 시뮬레이터를 개발하고, 실제 프로그램을 실행하여 기능과 정확도를 검증하였다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제16권11호
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• pp.1021-1030
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• 2010

센서 네트워크의 특성상 설치 후, 사람이 직접 초소형의 센서 노드들을 일일이 관리할 수 없기 때문에, 센서 노드를 직접 설치하기 이전에 시뮬레이션을 통해 각 센서노드들의 네트워크 환경을 미리 확인하고 점검하는 작업은 매우 중요하다 센서네트워크 통신 프로토콜이나 어플리케이션은 데이터의 송수신 타이밍이 매우 중요하다. 하드웨어의 동작타이밍을 정확히 모델링 하여 시간에 데이터를 처리 송수신하는 사이클이 정확한 시뮬레이션이 요구된다. 이를 위해 잘 알려진 방법은 명령어 수준의 시뮬레이션 방법이다. 본 연구에서는 Telos형 센서노드를 위한 명령어 수준의 센서네트워크 시뮬레이터인 TeloSIM을 구현했다. Telos는 중앙처리장치인 MSP430과 라디오모듈인 CC2420를 사용하며 최근 가장 많이 쓰이고 있는 센서노드이다. MSP430은 센서노드에서 사용되고 있는 중앙처리장치 가운데 가장 적은 에너지를 소모하며, CC2420은 Zigbee를 지원하기 때문이다. 하지만 현재까지 개발된 명령어 수준의 센서네트워크 시뮬레이터는 대부분 Atmega128을 지원하는 시뮬레이터이거나 CC2420을 지원하지 못하는 시뮬레이터들이다. 따라서 본 논문에서는 소개하는 TeloSIM은 Telos를 이용하여 센서네트워크를 연구하는 개발자에게 도움을 줄 수 있다. TeloSIM은 명령어 수준의 시뮬레이터로 사이클이 정확한 장점을 갖고 있고 하드웨어를 정확히 모델링 하여 운영체제나 특정 기능 구현에 상관없이 하드웨어를 직접 이용하는 것과 동일하게 사용할 수 있으며, 다수의 센서노드를 동시에 시뮬레이션 할 수 있다. 그리고 GUI 도구를 제공하여 사용자가 시뮬레이션 결과를 쉽게 볼 수 있도록 하였다.

• 한국시뮬레이션학회논문지
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• 제12권2호
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• pp.45-53
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• 2003

This paper presents a retargetable compiled assembly simulation technique for fast ASIP(application specific instruction processor) simulation. Development of ASIP which satisfies design requirements in various fields of applications such as telecommunication, wireless network, etc. needs formal design methodology and high-performance relevant software environments such as compiler and simulator In this paper, we employ the architecture description language(ADL) named ${HiXR}^2$ to automatically synthesize an instruction-level compiled assembly simulator. A compiled simulation has benefit of time efficiency to interpretive one because it performs instruction fetching and decoding at compile time. Especially, in case of assembly simulation, instruction decoding is usually a time-consuming job(string operation), so the compiled simulation of assembly simulation is more efficient than that of binary simulation. Performance improvement of the compiled assembly simulation based on ${HiXR}^2$ is exemplified with an ARM9 architecture and a CalmRISC32 architecture. As a result, the compiled simulation is about 150 times faster than interpretive one.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제13권6호
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• pp.358-370
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• 2007

유비쿼터스 컴퓨팅의 인프라가 되는 무선 센서 네트워크의 설계 및 응용 개발을 위하여 소프트웨어 시뮬레이션이 널리 사용되고 있다. 본 연구에서는 센서 네트워크 응용프로그램의 동작을 확인할 수 있고, 실행시간 및 전력소모량을 예측할 수 있으며, 많은 수의 센서노드들을 시뮬레이션 할 수 있는 센서 네트워크 시뮬레이터를 개발하였다. 시뮬레이터는 명령어 수준의 병렬 이산 사건 시뮬레이션 방법을 이용하여 구현되었다. 명령어 수준의 시뮬레이션은 실제 센서보드에 적재되는 실행이미지를 시뮬레이션 작업부하로 사용하기 때문에 시뮬레이션 정밀도가 높다. 병렬 시뮬레이션은 여러 대의 컴퓨터를 사용하여 작업부하를 분산 처리하므로 대규모의 센서 네트워크를 시뮬레이션 할 수 있게 해준다. 구현된 시뮬레이터는 센서보드 내의 모듈 별 동작시간 및 실행된 명령어 수를 근거로 하여 전력소모량을 예측할 수 있다. 또한 다양한 시나리오의 유비쿼터스 응용프로그램의 수행 과정을 시뮬레이션 할 수 있으며, 디버깅도 가능하다. 이 연구에서 시뮬레이션의 작업부하인 명령어 트레이스로는 ATmega128L 마이크로컨트롤러용 크로스컴파일러에 의해 생성된 실행이미지를 사용하였다.

• 한국통신학회논문지
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• 제36권1B호
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• pp.71-79
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• 2011

본 논문은 어플리케이션에 최적화된 임베디드 시스템 설계에 있어 효율적인 설계 공간을 탐색할 수 있도록 머신 기술 언어를 기반으로 한 컴파일드 코드 방식 시뮬레이터 생성 시스템을 제안한다. 제안된 시스템 event-driven 시뮬레이션의 융통성을 유지하면서 많은 시뮬레이션 시간을 소요하는 인스트럭션 펫치와 디코딩 과정을 정적으로 결정하여 빠른 수행시간을 갖는 컴파일드 코드 방식 시뮬레이터를 생성한다. 생성된 시뮬레이터는 임베디드 코어의 성능 측정을 위한 사이클 수준과 인스트럭션 수준의 시뮬레이션을 가진다. 구축된 컴파일드 코드 방식 시뮬레이터 생성기의 효율성을 확인하기 위해 JPEG 인코더 어플리케이션에 대한 아키텍처 탐색을 수행하였다. 제안된 시스템은 MIPS R3000 프로세서의 초기 임베디드 코어로 시작하여 어플리케이션에 최적화된 임베디드 코어를 얻어내었다. 이 과정에서 많은 시뮬레이션 시간이 요구되었다. 사이클 수준 컴파일드 코드 빙식 시뮬레이터는 event-driven 시뮬레이션의 정확성을 가지며 평균 21.7%의 향상된 시뮬레이션의 수행 속도를 보인다.

• ETRI Journal
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• 제30권1호
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• pp.47-58
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• 2008

In sensor networks, analyzing power consumption before actual deployment is crucial for maximizing service lifetime. This paper proposes an instruction-level power estimator (IPEN) for sensor networks. IPEN is an accurate and fine grain power estimation tool, using an instruction-level simulator. It is independent of the operating system, so many different kinds of sensor node software can be simulated for estimation. We have developed the power model of a Micaz-compatible mote. The power consumption of the ATmega128L microcontroller is modeled with the base energy cost and the instruction overheads. The CC2420 communication component and other peripherals are modeled according to their operation states. The energy consumption estimation module profiles peripheral accesses and function calls while an application is running. IPEN has shown excellent power estimation accuracy, with less than 5% estimation error compared to real sensor network implementation. With IPEN's high precision instruction-level energy prediction, users can accurately estimate a sensor network's energy consumption and achieve fine-grained optimization of their software.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(3)
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• pp.55-58
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• 2000

To achieve high performance by exploiting instruction level parallelism(ILP) aggressively in superscalar processors, value prediction is used. Value prediction is a technique that breaks data dependences by predicting the outcome of an instruction and executes speculatively it's data dependent instruction based on the predicted outcome. In this paper, the performance of a hybrid value prediction scheme with dynamic classification mechanism is measured and analyzed by using execution-driven simulator for SPECint95 benchmark set.

• 전자공학회논문지B
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• 제32B권3호
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• pp.11-23
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• 1995

In this paper, a parallel pipelined processor model which acts as a small VLIW processor architecture and a scheduling algorithm for extracting instruction-level parallelism on this architecture are proposed. The proposed model has a dual-instruction mode which has maximum 4 basic operations being executed in parallel. By combining these basic operations, variable instruction set can be designed for various applications. The scheduling algorithm schedules basic operations for parallel execution and removes pipeline hazards by examining data dependency and resource conflict relations. In order to examine operation and evaluate the performance,a C compiler and a simulator are developed. By simulating various test programs with the compiler and the simulator, the characteristics and the performance result of the proposed architecture are measured.

• 정보처리학회논문지A
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• 제14A권7호
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• pp.457-466
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• 2007

PLC와 같은 특수 목적 제어기나 모션 제어기 등을 프로그램하기 위해 제공되는 제어 언어의 표준은 IEC61131-3이다. 이 표준 언어의 하나인 IL(Instruction List)은 어셈블리 수준의 언어이지만 고수준 언어의 특징들도 가지고 있다. 본 논문에서는 IL의 정형적인 의미구조를 실행적 의미구조를 이용하여 정의한다. 기존의 IL 의미구조들은 함수와 함수블록을 포함하지 않는 기본 프로그램만을 대상으로 하기 때문에 실용적이지 못하다. 우리는 함수와 함수블록을 포함하는 IL 의미구조를 정의하였다.