• 한국정보통신학회논문지
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• 제14권12호
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• pp.2783-2790
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• 2010

본 연구에서는 무선 랜 표준안인 802.11n에서 채널 부호화 알고리즘으로 채택된 LDPC부호의 복호 알고리즘의 저복잡도에 대해 연구를 하였다. 샤논의 한계에 근접하기 위해서는 큰 블록 사이즈의 LDPC 부호어 길이와 많은 반복횟수를 요구한다. 이는 많은 계산량을 요구하며, 그리고 이에 따른 전력 소비량(power consumption)을 야기 시키므로 본 논문에서는 세 가지 형태의 저복잡도 LDPC 복호 알고리즘을 제시한다. 첫째로 큰 블록 사이즈와 많은 반복 횟수는 많은 계산량과 전력 소모량을 요구하므로 성능 손실 없이 반복횟수를 줄일 수 있는 부분 병렬 방법을 이용한 복호 알고리즘, 둘째로 early stop 알고리즘에 대해 연구 하였고, 셋째로 비트 노드 계산과 체크 노드 계산 시 일정한 신뢰도 값보다 크면 다음 반복 시 계산을 하지 않는 early detection 알고리즘에 대해 연구 하였다. 위 세가지 알고리즘을 적용하여 FPGA 칩에 구현한 결과 N=648, R=1/2일 때, 복호 속도는 알고리즘을 적용하지 않았을 때 보다 거의 두배에 가까운 110Mbps이고, 약 45%의 디바이스 사용량이 감소하였다.

• 한국해안·해양공학회논문집
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• 제31권4호
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• pp.221-228
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• 2019

해수의 유속과 전기 부하에 따른 쉬라우드 조류발전 시스템의 유동장 특성과 발전 성능 분석을 위하여 회류수조를 이용한 축소모형실험을 수행하였다. 발전기에 연결되는 전기 부하에 대하여 터빈 블레이드의 분당 회전수와 발전기의 전압, 전류를 동시에 측정하여 전기적 출력을 계산하였으며 일정한 유속 조건에서 부하에 따라 큰 차이가 나타났다. 전기 부하가 감소함에 따라 터빈의 분당 회전수는 특정 구간에서 급격히 증가하였고, 평균 약 2배 정도 증가하였다. 또한 부하의 감소와 함께 전력이 급격히 상승하였고, 일정 구간에서 최대 전력지점을 보인 후 낮아지게 된다. 이와 함께 실험 유속이 증가함에 따라 높은 전기 부하에서 최대 전력지점이 나타났다. 이러한 유속 조건과 전기적 부하에 따른 쉬라우드 조류발전 시스템의 유동장 특성과 발전 성능 분석에 대한 결과는 효율적인 쉬라우드 조류발전 시스템 개발에 필요한 기초 자료가 될 수 있을 것으로 기대된다.

• 정보보호학회논문지
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• 제11권3호
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• pp.23-32
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• 2001

LILI-128 스트림 암호는 클럭 조절형 스트림 암호방식이며, 이러한 구조는 동기식 논리회로 구현시 속도가 저하되 는 단점이 있다. 즉, 클럭 조절형인 LFSRd는 외부 클럭보다 1~4 배 높은 클럭을 요구하기 때문에 동일한 시스템 클 럭 하에서는 데이터 전송속도에 따른 시스템 성능이 저하된다. 본 논문에서는 귀환/이동에 있어서 랜덤한 4개의 연결 경로를 갖는 4-비트 병렬 LFSRd를 제안하였다. 그리고 ALTERA 사의 FPGA 소자(EPF10K20RC240-3)를 선정하여 그래 픽/VHDL 하드웨어 구현 및 타이밍 시뮬레이션을 실시하였으며, 50MHz 시스템 클럭에서 안정적인 50Mbps (즉, 45 Mbps 수준인 T3급 이상, 설계회로의 최대 지연 시간이 20ns 이하인 조건) 출력 수열이 발생될 수 있음을 확인하였다. 마지막으로, FPGA/VHDL 설계회로를 Lucent ASIC 소자 (LV160C, 0.13$\mu\textrm{m}$ CMOS & 1.5v technology)로 설계 변환 및 타이밍 시뮬레이션한 결과 최대 지연시간이 1.8ns 이하였고, 500 Mbps 이상의 고속화가 가능함을 확인하였다.

• 한국해양공학회:학술대회논문집
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• 한국해양공학회 2002년도 춘계학술대회 논문집
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• pp.23-28
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• 2002

This paper describes the machining characteristics of the $MoSi_2$ based composites by electric discharge drilling with various tubular electrodes, besides, Hardness characteristics and microstructures of $Nb/MoSi_2$ laminate composites were evaluated from the variation of fabricating conditions such as preparation temperature, applied pressure and pressure holding time. $MoSi_2$ -based composites has been developed in new materials for jet engine of supersonic-speed airplanes and gas turbine for high- temperature generator. Achieving this objective may require new hard materials with high strength and high temperature-resistance. However, With the exception of grinding, traditional machining methods are not applicable to these new materials. Electric discharge machining (EDM) is a thermal process that utilizes a spark discharge to melt a conductive material, the tool electrode being almost non-unloaded, because there is no direct contact between the tool electrode and the workpiece. By combining a nonconducting ceramics with more conducting ceramic it was possible to raise the electrical conductivity. From experimental results, it was found that the lamination from Nb sheet and $MoSi_2$ powder was an excellent strategy to improve hardness characteristics of monolithic $MoSi_2$. However, interfacial reaction products like (Nb, Mo)$SiO_2$ and $Nb_2Si_3$ formed at the interface of $Nb/MoSi_2$ and increased with fabricating temperature. $MoSi_2$ composites which a hole drilling was not possible by the conventional machining process, enhanced the capacity of ED-drilling by adding $NbSi_2$ relative to that of SiC or $ZrO_2$ reinforcements.

• 한국음향학회지
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• 제39권3호
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• pp.151-162
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• 2020

본 논문에서는 음향 역산법을 이용한 기포의 크기 분포 추정 기법을 제시하였다. 제 1종 Fredholm 적분방정식으로 표현된 감쇠계수의 추정오차를 목적함수로 정의하였고, 최적해를 구하기 위해 Levenberg-Marquardt(LM)기법을 적용하였다. 두 가지의 기포 분포에 대한 수치 시뮬레이션을 통해 제안된 역산 기법의 유용성을 검증하였다. 세 종류의 기포발생기를 이용하여 사각 수조(1.0 m × 0.54 m × 0.6 m)에서 기포 실험을 수행하였다. 고속카메라 촬영을 통해 기포의 분포 이미지를 획득하였고, 음원과 수중청음기를 이용하여 기포층의 주파수별 삽입손실(insertion loss)을 계측하였다. 촬영된 이미지는 후처리를 통해 기포 발생기별 기포 분포 특성을 파악하는데 활용하였고, 계측된 삽입손실에 역산 기법을 적용하여 기포의 크기 분포를 추정하였다. 음향 역산결과로부터 기포의 크기가 작아짐에 따라 기포 개수는 지수적으로 증가하며, 70 ㎛ ~ 120 ㎛의 국부 피크를 지난 후 다시 증가하는 경향성을 확인하였다.

• 전기학회논문지
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• 제67권1호
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• pp.8-15
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• 2018

New methodology for probabilistic reliability based grid expansion planning of HVDC in power system including Wind Turbine Generators(WTG) is developed in this paper. This problem is focused on scenario based optimal selection technique to decide best connection bus of new transmission lines of HVDC in view point of adequacy reliability in power system including WTG. This requires two kinds of modeling and simulation for reliability evaluation. One is how is reliability evaluation model and simulation of WTG. Another is to develop a failure model of HVDC. First, reliability evaluation of power system including WTG needs multi-state simulation methodology because of intermittent characteristics of wind speed and nonlinear generation curve of WTG. Reliability methodology of power system including WTG has already been developed with considering multi-state simulation over the years in the world. The multi-state model already developed by authors is used for WTG reliability simulation in this study. Second, the power system including HVDC includes AC/DC converter and DC/AC inverter substation. The substation is composed of a lot of thyristor devices, in which devices have possibility of failure occurrence in potential. Failure model of AC/DC converter and DC/AC inverter substation in order to simulate HVDC reliability is newly proposed in this paper. Furthermore, this problem should be formulated in hierarchical level II(HLII) reliability evaluation because of best bus choice problem for connecting new HVDC and transmission lines consideration. HLII reliability simulation technique is not simple but difficult and complex. CmRel program, which is adequacy reliability evaluation program developed by authors, is extended and developed for this study. Using proposed method, new HVDC connected bus point is able to be decided at best reliability level successfully. Methodology proposed in this paper is applied to small sized model power system.

• 전자공학회논문지SC
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• 제46권2호
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• pp.72-77
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• 2009

본 논문은 별도 기준 클록 없이 고속 시리얼 데이터 통신을 위한 3.2Gb/s 클록 데이터 복원(CDR) 회로를 설명한다. CDR회로는 전체적으로 5부분으로 구성되며, 위상검출기(PD)와 주파수 검출기(FD), 다중 위상 전압 제어 발진기(VCO), 전하펌프(CP), 외부 루프필터(LF)로 구성되어 있다. CDR회로는 half-rate bang-bang 타입의 위상 검출기와 입력 pull-in 범위를 늘릴 수 있도록 half-rate 주파수 검출기를 적용하였다. VCO는 4단의 차동 지연단(delay cell)으로 구성되어 있으며 튜닝 범위와 선형성 향상을 위해 rail-to-rail 전류 바이어스단을 적용하였다 각 지연단은 풀 스윙과 듀티의 부정합을 보상할 수 있는 출력 버퍼를 갖고 있다. 구현한 CDR회로는 별도의 기준 클록 없이 넓은 pull-in 범위를 확보할 수 있으며 기준 클록 생성을 위한 부가적인 Phase-Locked Loop를 필요치 않기 때문에 칩의 면적과 전력소비를 효과적으로 줄일 수 있다. 본 CDR 회로는 0.18um 1P6M CMOS 공정을 이용하여 제작하였고 루프 필터를 제외한 전체 칩 면적은 $1{\times}1mm^2$이다. 3.2Gb/s 입력 데이터 율에서 모의실험을 통한 복원된 클록의 pk-pk 지터는 26ps이며 1.8V 전원전압에서 전체 전력소모는 63mW로 나타났다. 동일한 입력 데이터 율에서 테스트를 통한 pk-pk 지터 결과는 55ps였으며 신뢰할 수 있는 입력 데이터율 범위는 약 2.4Gb/s에서 3.4Gb/s로 나타났다.

• 한국전자통신학회논문지
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• 제15권2호
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• pp.319-326
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• 2020

PRNG(Pseudorandom number generator)는 안전한 온라인 통신을 위한 암호화 키 생성에 있어서 필수적이다. PRNG에 의해 생성되는 비트 스트림은 대칭키 암호 시스템에서 빅 데이터를 효과적으로 암호화할 수 있도록 고속으로 생성되어야 하며 또한 여러 통계적 테스트를 통과할 수준의 랜덤성을 확보해야 한다. CA(Cellular Automata) 기반의 PRNG는 하드웨어로 구현이 용이하고, LFSR기반의 PRNG보다 렌덤성이 우수하다고 알려져 있다. 본 논문에서는 대칭키 암호시스템에서 효과적인 키 수열을 생성할 수 있는 PMLCA(Programmable Maximum Length CA)기반의 PRNG를 설계한다. 제안하는 PRNG는 비선형 제어 방식을 통해 비트 스트림을 생성한다. 먼저 주기가 긴 선형 수열을 생성하는 단일 여원벡터를 갖는 (m,n)-셀 PMLCA ℙ 기반의 PRNG를 설계하고 주기와 생성다항식을 분석한다. 또한 ℙ와 주기가 같으면서 비선형 수열을 생성하는 두 개의 여원벡터를 갖는 (m,n)-셀 PC-MLCA기반의 PRNG를 설계하고 비선형 수열이 출력되는 위치를 분석한다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.60-68
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• 2009

본 논문에서는 HDTV와 같이 고해상도 및 고속의 동작을 동시에 요구하는 고화질 영상시스템 응용을 위한 10비트 200MS/s 65nm CMOS ADC를 제안한다. 제안하는 ADC는 고속 동작에서 저 전력 소면적 구현에 적합한 4단 파이프라인 구조를 기반으로 설계되었으며, 입력단 SHA 회로에서는 1.2V의 낮은 단일 전원 전압에서도 높은 입력 신호를 처리하기 위해 4개의 커패시터를 기반으로 설계하여 $1.4V_{p-p}$의 입력 신호를 ADC 내부 회로에서는 $1.0V_{p-p}$으로 낮추어 사용할 수 있도록 하였다. 또한 높은 전압이득을 갖는 증폭기를 필요로 하는 SHA와 MDAC1은 출력 임피던스가 감소하는 65nm CMOS 공정의 제약 사항을 극복하기 위해 통상적인 2단 증폭기 대신 3단 증폭기 구조를 기반으로 설계하였으며 200MS/s 높은 동작 속도를 고려하여 RNMC 및 multipath 주파수 보상기법을 추가하여 설계하였다. 전력 소모 최소화를 위해 스위치 기반의 바이어스 전력최소화 기법을 sub-ranging flash ADC에 적용하였고, 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 시스템 응용에 따라 선택적으로 사용할 수 있도록 하였다. 제안하는 시제품 ADC는 65nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.19LSB, 0.61LSB 수준을 보이며, 동적 성능으로는 150MS/s와 200MS/s의 동작 속도에서 각각 54.4dB, 52.4dB의 SNDR과 72.9dB 64.8dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $0.76mm^2$이며, 1.2V 전원 전압과 200MS/s의 동작 속도에서 75.6mW의 전력을 소모한다.