• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 1992.11a
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• pp.123-127
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• 1992

When MOS devices is exposed to radiation, radiation effects of P-type MOS capacitor can cause modulation and/or degradation in devices characteristics and its operating life. The oxide layer is grown in $O_2$+T.C.E. and its thickness ranges from 40 to 80 nm. Irradiations on MOS capacitor were performed by Cobalt-60 gamma ray source and total dose ranges from $10^4$ to $10^8$ rads. The radiation effect on electrical conduction characteristics(I-V) in MOS capacitor was measured as a function of gate oxide thickness and total dose. From the experimental result, I-V characteristics is found to be influenced strongly by total dose in irradiated p-type MOS capacitors. The ohmic current is dependant on of total dose in irradiated P-type MOS capacitors. This results are explained using surface states at interface radiation-induced traps.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.08a
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• pp.110-110
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• 2010

현재 박막 트랜지스터는 비정질 실리콘 기반의 개발이 주를 이루고 있으며, 이 비정질 실리콘은 성막공정이 간단하고 대면적에 용이하지만 전기적인 특성이 우수하지 않기 때문에 디스플레이의 적용에 어려움을 겪고 있다. 이에 따라 poly-Si을 이용한 박막 트랜지스터의 연구가 진행되고 있는데, 이는 공정온도가 높고, 대면적에의 응용이 어렵다. 따라서 앞으로 저온 공정이 가능하며 대면적 응용이 용이한 박막 트랜지스터의 연구가 필수적이다. 한편 최근 박막 트랜지스터의 채널층으로 사용되는 물질에는 oxide 기반의 ZnO, SnO2, In2O3 등이 주로 사용되고 있고, 보다 적합한 채널층을 찾기 위한 연구가 많이 진행되어 왔다. 최근 Hosono 연구팀에서 IGZO를 채널층으로 사용하여 high mobility, 우수한 on/off ratio의 특성을 가진 소자 제작에 성공함으로써 이를 시작으로 IGZO의 연구 또한 세계적으로 활발한 연구가 이루어지고 있다. 특히, ZnO는 wide band gap (3.37eV)을 가지고 있어 적외선 및 가시광선의 투과율이 좋고, 전기 전도성과 플라즈마에 대한 내구성이 우수하며, 낮은 온도에서도 성막이 가능하다는 특징을 가지고 있다. 그러나 intrinsic ZnO 박막은 bias stress 같은 외부 환경이 변했을 경우 전기적인 성질의 변화를 가져올 뿐만 아니라 고온에서의 공정이 불안정하다는 요인을 가지고 있다. ZnO의 전기적인 특성을 개선하기 위해 본 연구에서는 hafnium을 doping한 ZnO을 channel layer로 소자를 제작하고 전기적 특성을 평가하였다. 이를 위해 DC magnetron sputtering을 이용하여 ZnO 기반의 박막 트랜지스터를 제작하였다. Staggered bottom gate 구조로 ITO 물질을 전극으로 사용하였으며, 제작된 소자는 semiconductor analyzer를 이용하여 출력특성과 전이 특성을 평가하였으며, ZnO channel layer 증착시 hafnium이 도핑 되는 양을 조절하여 소자를 제작한 후 intrinsic ZnO의 소자 특성과 비교 분석하였다. 그 결과 hafnium을 doping 시킨 소자의 field effect mobility가 $6.42cm^2/Vs$에서 $3.59cm^2/Vs$로 낮아졌지만, subthreshold swing 측면에서는 1.464V/decade에서 0.581V/decade로 intrinsic ZnO 보다 좋은 특성을 나타냄을 알 수 있었다. 그리고 intrinsic ZnO의 경우 외부환경에 대한 안정성 문제가 대두되고 있는데, hafnium을 도핑한 ZnO의 경우 temperature, bias temperature stability, 경시변화 등의 다양한 조건에서의 안정성이 확보된다면 intrinsic ZnO 박막트랜지스터의 문제점을 해결할 수 있는 물질로 될 것이라고 기대된다.

• Journal of the Korean Vacuum Society
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• v.7 no.1
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• pp.35-42
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• 1998

- The Si-$SiO_2$ interface of silicon on insulator (SOI) formed by 100 keV $O^+$ was ohserved using high resolution transmission electron microscopy (HRTEM), before and after annealing. The interface of as-implanted sample, ~$5\times 10^{17}\textrm{cm}^{-2}O^+$ implanted at $550^{\circ}C$ was very rough and it has many defectsoxide precipitate, stacking fault, coesite $SiO_2$ etc. However, the interface became flat by high temperature annealing at $1300^{\circ}C$ for 4 hour. It's roughness, observed by HRTEM, was comparable to the interface roughness of 3 keV $O_2^\;+$ ion beam oxide and -6 nm gate oxide formed by thermal oxidation.

• Journal of the Korean Institute of Electrical and Electronic Material Engineers
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• v.32 no.5
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• pp.371-375
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• 2019

Developing a thin-film transistor with characteristics such as a large area, high mobility, and high reliability are key elements required for the next generation on displays. In this paper, we have investigated the research trends related to improving the reliability of oxide-semiconductor-based thin-film transistors, which are the primary focus of study in the field of optical displays. It has been reported that thermal treatment in a high-pressure oxygen atmosphere reduces the threshold voltage shift from -7.1 V to -1.9 V under NBIS. Additionally, a device with a $SiO_2/Si_3N_4$ dual-structure has a lower threshold voltage (-0.82 V) under NBIS than a single-gate-insulator-based device (-11.6 V). The dual channel structure with different oxygen partial pressures was also confirmed to have a stable threshold voltage under NBIS. These can be considered for further study to improve the NBIS problem.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.26 no.5
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• pp.682-687
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• 2022

In this paper, the research results on monolithic three-dimensional integrated-circuit (M3DICs) stacked with tunneling field effect transistors (TFETs) are introduced. Unlike metal-oxide-semiconductor field-effect transistors (MOSFETs), TFETs are designed differently from the layout of symmetrical MOSFETs because the source and drain of TFET are asymmetrical. Various monolithic 3D inverter (M3D-INV) structures and layouts are possible due to the asymmetric structure, and among them, a simple inverter structure with the minimum metal layer is proposed. Using the proposed M3D-INV, this M3D logic gates such as NAND and NOR gates by sequentially stacking TFETs are proposed, respectively. The simulation results of voltage transfer characteristics of the proposed M3D logic gates are investigated using mixed-mode simulator of technology computer aided design (TCAD), and the operation of each logic circuit is verified. The cell area for each M3D logic gate is reduced by about 50% compared to one for the two-dimensional planar logic gates.

• Journal of the Korean Institute of Electrical and Electronic Material Engineers
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• v.37 no.1
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• pp.101-105
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• 2024

4H-SiC power metal-oxide-semiconductor field effect transistors (MOSFETs) have been developed to achieve lower specific-on-resistance (R_on,sp), and the gate oxides have been thermally grown. The poor channel mobility resulting from the high interface trap density (D_it) at the SiO₂/4H-SiC interface significantly affects the higher switching loss of the power device. Therefore, the development of novel fabrication processes to enhance the quality of the SiO₂/4H-SiC interface is required. In this paper, NO post-oxidation annealing (POA) by using the conditions of N₂ diluted NO at a high temperature (1,300℃) is proposed to reduce the high interface trap density resulting from thermal oxidation. The NO POA is carried out in various NO ambient (0, 10, 50, and 100% NO mixed with 100, 90, 50, and 0% of high purity N₂ gas to achieve the optimized condition while maintaining a high temperature (1,300℃). To confirm the optimized condition of the NO POA, measuring capacitance-voltage (C-V) and current-voltage (I-V), and time-of-flight secondary-ion mass spectrometry (ToF-SIMS) are employed. It is confirmed that the POA condition of 50% NO at 1,300℃ facilitates the equilibrium state of both the oxidation and nitridation at the SiO₂/4H-SiC interface, thereby reducing the D_it.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2008.05a
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• pp.751-754
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• 2008

본 연구에서는 나노구조 FinFET 제작시 게이트산화막 특성이 서브문턱영역에서 전송특성에 미치는 영향을 분석하고자 한다. 이를 위하여 분석학적 전송모델을 사용하였으며 분석학적 모델을 유도하기 위하여 포아슨방정식을 이용하였다. 나노구조 FinFET에서 문턱전압이하의 전류전도에 영향을 미치는 열방사전류와 터널링전류에 대하여 분석하였으며 본 연구의 모델이 타당하다는 것을 입증하기 위하여 서브문턱스윙값을 이차원 시뮬레이션값과 비교하였다. 결과적으로 본 연구에서 제시한 전송특성모델이 이차원 시뮬레이션모델과 매우 잘 일치하였으며 FinFET의 전송특성이 게이트산화막의 특성에 따라 매우 큰 변화를 보이는 것을 알 수 있었다. 특히 게이트길이가 작아지면서 전송특성에 커다란 영향을 미치는 터널링특성에 대하여 집중적으로 분석하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.08a
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• pp.165-165
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• 2012

비정질의 Tantalum-indium-zinc oxide (TIZO) 박막 트랜지스터는 RF-sputtering 방법으로 증착되었으며 소결된 단일 타겟을 사용하였다. 증착당시 반응 가스는 알곤과 산소를 95 : 5로 섞어 반응성 스퍼터링을 진행하였으며, 1 mtorr에서 5 mtorr까지 다양한 공정압력에서 증착한 이 후 Furnace system을 통하여 $350^{\circ}C$의 온도로 1시간 동안 후열처리 공정을 진행하였다. 비정질 TIZO 박막을 활성 층으로 사용하여 제작한 박막 트랜지스터는 공정압력이 낮아짐에 따라 높은 이동도와 낮은 subthrehsold gate swing 보였다. 이러한 현상의 원인을 규명하고자 물리적, 전기적, 광학적 분석을 통하여 공정압력의 변화가 박막 트랜지스터 구동에 미치는 영향을 해석하였다. 우선 공정압력에 따른 TIZO 박막의 Ta, In, Zn, O 각각의 조성을 분석하기 위하여 Rutherford back scattering (RBS) 분석을 실시하였다. 또한 X-선 회절(X-ray diffraction)분석을 통해 열처리된 TIZO 박막은 공정압력에 따라 물리적 구조의 변화를 일으키지 않으며 모든 박막은 비정질상을 보이는 것을 확인하였다. 3.3eV의 광학적 밴드 갭은 기존에 보고되었던 비정질 산화물 반도체(InGaZnO, HfInZnO 등)와도 유사한 밴드갭을 가지고 있음을 확인하였다. 또한, spectroscopic ellipsometry (SE)분석을 통하여 전도대 이하 밴드 갭 내에 존재하는 결함상태 및 전도대에서 결함상태까지의 에너지 준위 그리고 공정압력에 따라 결함의 양과 발생되는 에너지 준위가 변화하는 현상을 관측하였다. 박막을 제조 할 때의 공정압력은 박막 내의 결함의 양 및 발생되는 에너지 준위의 변화를 야기하고 변화된 결함의 양과 발생된 에너지 준위에 따라 박막트랜지스터의 전기적 특성을 변화시킨다는 결과를 도출하였다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2009.11a
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• pp.41-41
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• 2009

We utilized atomic layer deposition (ALD) for the growth of the ZnO channel layers in the oxide thin-film-transistors (TFTs) with a bottom-gate structure using a $SiO_2/p-Si$ substrate. For fundamental study, the effect of the channel thickness and thermal treatment on the TFT performance was investigated. The growth modes for the ALD grown ZnO layer changed from island growth to layer-by-layer growth at thicknesses of > 7.5 nm with highly resistive properties. A channel thickness of 17 nm resulted in the good TFT behavior with an onloff current ratio of > $10^6$ and a field effect mobility of 2.9 without the need for thermal annealing. However, further increases in the channel thickness resulted in a deterioration of the TFT performance or no saturation. The ALD grown ZnO layers showed reduced electrical resistivity and carrier density after thermal treatment in oxygen.

• JSTS:Journal of Semiconductor Technology and Science
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• v.16 no.2
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• pp.185-190
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• 2016

A 70-${\AA}$ nanowire field-effect transistor (FET) for sub-10-nm CMOS technology is designed and simulated in order to investigate the impact of an oxide trap on random telegraph noise (RTN) in the device. It is observed that the drain current fluctuation (${\Delta}I_D/I_D$) increases up to a maximum of 78 % due to the single electron trapping. In addition, the effect of various trap positions on the RTN in the nanowire FET is thoroughly analyzed at various drain and gate voltages. As the drain voltage increases, the peak point for the ${\Delta}I_D/I_D$ shifts toward the source side. The distortion in the electron carrier density and the conduction band energy when the trap is filled with an electron at various positions in the device supports these results.