본 논문에서는 주파수 체배기와 위상 동기화 회로(Phase-Locked Loop: PLL)를 이용한 주파수 합성기를 이용한 10 GHz 대역에서 동작하는 생체 신호 레이더를 제안하였다. 제안된 10 GHz 대역 생체 레이더는 2.5 GHz 전압 제어 발진기와 PLL을 이용하여 발생된 위상 잡음 특성이 매우 뛰어나고 안정적인 정현 신호를 이용하여 뛰어난 생체 신호 검출 성능을 보인다. 또한 10 GHz 대역에서 PLL을 구현하기 어려운 점을 해결하기 위하여 2.5 GHz 대역에서 PLL을 이용하여 발생된 신호를 주파수 체배기를 이용하여 10 GHz 대역 신호를 발생시키는 방법을 제안하였다. 본 논문에서는 제안된 구조의 생체 레이더의 잡음 특성을 이론적으로 분석하여 제안된 구조의 타당성을 검증하였다. 실험 결과 100 cm까지 매우 우수한 생체 신호 검출이 가능하였으며, 이로서 제안된 구조의 10 GHz 대역의 생체 레이더의 타당성을 확인하였다.
In this paper, frequency synthesizer that can be used in IMT-2000 was designed and fabricated using dual loop PLL(Phase Locked Loop). For improving phase noise characteristic Voltage Controlled Oscillator was fabricated using coaxial resonator and eliminated frequency divider using SPD as phase detector and increased open loop gain. Fabricated frequency synthesizer had 1.82㎓ center frequency, 160MHz tuning range and -119.73㏈c/Hz low phase noise characteristic.
Kim, Sungwoo;Jang, Sungchun;Cho, Sung-Yong;Choo, Min-Seong;Jeong, Gyu-Seob;Bae, Woorham;Jeong, Deog-Kyoon
JSTS:Journal of Semiconductor Technology and Science
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제16권6호
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pp.860-866
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2016
An injection-locked ring phase-locked loop (ILRPLL) using a charge-stored complementary switch (CSCS) injection technique is described in this paper. The ILRPLL exhibits a wider lock range compared to other conventional ILRPLLs, owing to the improvement of the injection effect by the proposed CSCS. A frequency calibration loop and a device mismatch calibration loop force the frequency error to be zero to minimize jitter and reference spur. The prototype chip fabricated in 65-nm CMOS technology achieves a $285-fs_{rms}$ integrated jitter at GHz from the reference clock of 52 MHz while consuming 7.16 mW. The figure-of-merit of the ILRPLL is -242.4 dB.
A robust all-fiber nonlinear amplifying loop-mirror-based mode-locked femtosecond laser is demonstrated. Power-dependent nonlinear phase shift in a Sagnac loop enables stable and power-efficient mode-locking working as an artificial saturable absorber. The pump power is adjusted to achieve the lowest intensity noise for stable long-term operation. The minimum pump power for mode-locking is 180 mW, and the optimal pump power is 300 mW. The lowest integrated root-mean-square relative intensity noise of a free-running mode-locked laser is 0.009% [integration bandwidth: 1 Hz-10 MHz]. The long-term repetition-rate instability of a free-running mode-locked laser is 10-7 over 1,000 s averaging time. The repetition-rate phase noise scaled at 10-GHz carrier is -122 dBc/Hz at 10 kHz Fourier frequency. The demonstrated method can be applied as a seed source in high-precision real-time mid-infrared molecular spectroscopy.
In this paper, we propose a phase-locked loop (PLL) with dual loops in which advantages of both loops can be combined. Frequency-locked loop (FLL) which is composed of two frequency-to-voltage converters (FVC) and an amplifier makes the frequency synchronize very fast and output signal is synchronized in phase with the input reference signal by charge pump PLL. This structure can improve the trade-off between acquisition behavior and locked behavior.
Handling precise timing in high-speed transceivers has always been a primary design target to achieve better performance. Many different approaches have been tried, and one of those is utilizing the beneficial nature of injection locking. Though the phenomenon was not intended for building integrated circuits at first, its coupling effect between neighboring oscillators has been utilized deliberately. Consequently, the dynamics of the injection-locked oscillator (ILO) have been explored, starting from R. Adler. As many aspects of the ILO were revealed, further studies followed to utilize the technique in practice, suggesting alternatives to the conventional frequency syntheses, which tend to be complicated and expensive. In this review, the historical analysis techniques from R. Adler are studied for better comprehension with proper notation of the variables, resulting in numerical results. In addition, how the timing jitter or phase noise in the ILO is attenuated from noise sources is presented in contrast to the clock generators based on the phase-locked loop (PLL). Although the ILO is very promising with higher cost effectiveness and better noise immunity than other schemes, unless correctly controlled or tuned, the promises above might not be realized. In order to present the favorable conditions, several strategies have been explored in diverse applications like frequency multiplication, data recovery, frequency division, clock distribution, etc. This paper reviews those research results for clock multiplication and data recovery in detail with their advantages and disadvantages they are referring to. Through this review, the readers will hopefully grasp the overall insight of the ILO, as well as its practical issues, in order to incorporate it on silicon successfully.
JSTS:Journal of Semiconductor Technology and Science
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제7권1호
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pp.11-19
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2007
This paper presents two novel compensation circuits for leakage current and power supply noise (PSN) in phase locked loop (PLL) using a nanometer CMOS technology. The leakage compensation circuit reduces the leakage current of the charge pump circuit which becomes more serious problem due to the thin gate oxide and small threshold voltage in nanometer CMOS technology and the PSN compensation circuit decreases the effect of power supply variation on the output frequency of VCO. The PLL design is based on a 32nm predictive CMOS technology and uses a 0.9V power supply voltage. The simulation results show that the proposed PLL achieves a 88% jitter reduction at 440MHz output frequency compared to the PLL without leakage compensator and its output frequency drift is little to 20% power supply voltage variations. The PLL has an output frequency range of $40M{\sim}725MHz$ with a multiplication range of 11023, and the RMS and peak-to-peak jitter are 5ps and 42.7ps, respectively.
As photovoltaic(PV) power generation system becomes more common, it will be necessary to investigate islanding detection method for PV systems. Islanding of PV systems can cause a variety of problems and must be prevented. However, if the real and reactive power of the load and PV system are closely matched, islanding detection by Passive methods becomes difficult. Also, most active methods lose effectiveness when there are several PV systems feeding the same island. The active frequency drift positive feedback method(AFDPF) enables islanding detection by forcing the frequency of the voltage in the island to drift up or down. In this paper the research for the minimum value of chopping fraction gain applied digital phase-locked-loop (DPLL) to AFDPF considering output power quality and islanding prevention performance are performed by simulation and experiment according to IEEE Std 929-2000 islanding test.
In this paper, we propose a low-power all-digital phase-locked loop (ADPLL) with a wide input range and a high resolution time-to-digital converter (TDC). The resolution of the proposed TDC is improved by using a phase-interpolator and the time amplifier. The phase noise of the proposed ADPLL is improved by using a fine resolution digitally controlled oscillator (DCO) with an active inductor. In order to control the frequency of the DCO, the transconductance of the active inductor is tuned digitally. The die area of the ADPLL is 0.8 $mm^2$ using 0.13 ${\mu}m$ CMOS technology. The frequency resolution of the TDC is 1 ps. The DCO tuning range is 58% at 2.4 GHz and the effective DCO frequency resolution is 0.14 kHz. The phase noise of the ADPLL output at 2.4 GHz is -120.5 dBc/Hz with a 1 MHz offset. The total power consumption of the ADPLL is 12 mW from a 1.2 V supply voltage.
Transactions on Electrical and Electronic Materials
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제11권1호
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pp.20-23
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2010
The analog front end (AFE) of a radio frequency identification transponder using the ISO 14443 type A standard with a 100% amplitude shift keying (ASK) modulation is proposed in this paper and verified by circuit simulations and measurements. This AFE circuit, using a 13.56 MHz carrier frequency, consists of a rectifier, a modulator, a demodulator, a regulator, a power on reset, and a dynamically enabled digital phase locked loop (DPLL). The DPLL, with a charge pump enable circuit, was used to recover the clock of a 100% modulated ASK signal during the pause period. A high voltage lateral double diffused metal-oxide semiconductor transistor was used to protect the rectifier and the clock recovery circuit from high voltages. The proposed AFE was fabricated using the $0.18\;{\mu}m$ standard CMOS process, with an AFE core size of $350\;{\mu}m\;{\times}\;230\;{\mu}m$. The measurement results show that the DPLL, using a demodulator output signal, generates a constant 1.695 MHz clock during the pause period of the 100% ASK signal.
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[게시일 2004년 10월 1일]
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