• 한국전자통신학회논문지
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• 제11권2호
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• pp.191-196
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• 2016

Van der Pol 발진기는 비선형 제동 현상을 가진 비보존 발진기로서 높은 진폭에서의 에너지는 소산적이며 낮은 진폭들에서는 생성되는 구조를 가진다. 본 논문에서는 분수 차수를 가지는 Van der Pol 발진기 모델에서 주기적 외력을 인가하였을 경우 분수차수로 표현되는 미분 방정식에서 분수차수의 파라미터 변화에 따른 리미트 사이클이 변화 상태를 확인하고자 한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.519-520
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• 2006

In this paper, we propose a voltage-controlled ring oscillator (VCO) for a 900 MHz low-noise fractional-N frequency synthesizer. The VCO delay cell is based on an nMOS source-coupled pair with load elements [1] and a combined tail current sources which consist of a large and a small current source to control the integer and fractional behaviors, respectively. The Spectre simulation results of the scheme in a 0.18um CMOS process show the accurate control of the KVCO better than the conventional one.

• 전기전자학회논문지
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• 제3권1호
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• pp.39-49
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• 1999

This paper describes a 1 GHz, low-phase-noise CMOS fractional-N frequency synthesizer with an integrated LC VCO. The proposed frequency synthesizer, which uses a high-order delta-sigma modulator to suppress the fractional spurious tones at all multiples of the fractional frequency resolution offset, has 64 programmable frequency channels with frequency resolution of $f_ref/64$. The measured phase noise is as low as -110 dBc/Hz at a 200 KHz offset frequency from a carrier frequency of 980 MHz. The reference sideband spurs are -73.5 dBc. The prototype is implemented in a $0.5{\mu}m$ CMOS process with triple metal layers. The active chip area is about $4mm^2$ and the prototype consumes 43 mW, including the VCO buffer power consumption, from a 3.3 V supply voltage.

• Structural Engineering and Mechanics
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• 제5권2호
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• pp.177-191
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• 1997

In the paper, a fractional derivative Kelvin-Voigt model describing the dynamic behavior of a special class of fluid viscous dampers, is presented. First of all, in order to verify their mechanical properties, two devices were tested the former behaving as a pure damper (PD device), whereas the latter as an elastic-damping device (ED device). For both, quasi-static and dynamic tests were carried out under imposed displacement control. Secondarily, in order to describe their cyclical behavior, a model composed by an elastic and a damping element connected in parallel was defined. The elastic force was assumed as a linear function of the displacement whereas the damping one was expressed by a fractional derivative of the displacement. By setting an appropriate numerical algorithm, the model parameters (fractional derivative order, damping coefficient and elastic stiffness) were identified by experimental results. The estimated values allowed to outline the main parameter properties on which depend both the elastic as well as the damping behavior of the considered devices.

• 한국전자통신학회논문지
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• 제11권1호
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• pp.87-92
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• 2016

Van der Pol 발진기는 비선형 제동 현상을 가진 비보존 발진기로서 높은 진폭에서의 에너지는 소산적이며 (dissipative)이고 낮은 진폭들에서는 생성되는 구조를 가진다. 본 논문에서는 Van Der Pol 발진기 모델에서 다른 거동을 확인하기 위하여 주기적 외력을 인가하고 여기에서 파라미터 변화에 따라 어떻게 리미트 사이클이 변화하는지에 대한 패턴을 확인하고자 한다.

• ETRI Journal
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• 제26권6호
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• pp.657-660
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• 2004

We propose a fine phase tuner and a rounding processor for a numerically controlled oscillator (NCO), yielding a reduced phase error in generating a digital sine waveform. By using the fine phase tuner presented in this paper, when the ratio of the desired sine wave frequency to the clock frequency is expressed as a fraction, an accurate adjustment in representing the fractional value can be achieved with simple hardware. In addition, the proposed rounding processor reduces the effects of phase truncation on the output spectrum. Logic simulation results of the NCO using these techniques show that the noise spectrum and mean square error (MSE) for eight output bits of a 3.125 MHz sine waveform are reduced by 8.68 dB and 5.5 dB, respectively, compared to those of the truncation method, and 2.38 dB and 0.83 dB, respectively, compared to those of Paul's scheme.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 학술회의 논문집 정보 및 제어부문 B
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• pp.890-893
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• 2003

In this paper, we have designed the fractional-N frequency synthesizer for bluetooth system using 0.35-um CMOS technology and 3.3-V single power supply. The designed synthesizer consist of phase-frequency detector (PFD), charge pump, loop filter, voltage controlled oscillator (VCO), frequency divider, and sigma-delta modulator. A dead zone free PFD is used and a modified charge pump having active cascode transistors is used. A Multi-modulus prescaler having CML D flip-flop is used and VCO having a tuning range from 746 MHz to 2.632 GHz at 3.3 V power supply is used. Total power dissipation is 32 mW and phase noise is -118 dBc/Hz at 1 MHz offset.

• 대한전자공학회논문지TC
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• 제42권7호
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• pp.35-40
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• 2005

본 논문에서는 900MHz 대역 중저속 무선 통신용 칩에 이용되는 3차 ${\Delta}{\sum}$ modulator를 사용한 Fractional-N PLL 주파수 합성기를 설계 및 제작하였다 우수한 위상노이즈 특성을 얻기 위해 노이즈 특성이 좋은LC VCO를 사용하였다. 그리고 고착시간을 줄이기 위해서 Charge Pump의 펌핑 전류를 주파수 천이 값에 따라 조절할 수 있도록 제작하였고 PFD의 참조 주파수를 3MHz까지 높였다. 또한 참조 주파수를 높이는 동시에 PLL의 최소 주파수 천이 간격을 10KHz까지 줄일 수 있도록 하기위하여 36/37 Fractional-N 분주기를 제작하였다. Fractional Spur를 줄이기 위해서 3차 ${\Delta}{\sum}$ modulator를 사용하였다. 그리고 VCO, Divider by 8 Prescaler, PFD, 및 Charge Pump는 0.25um CMOS공정으로 제작되었으며, 루프 필터는 외부 컴포넌트를 이용한 3차RC 필터로 제작되었다. 그리고 Fractional-N 분주기와 3차 ${\Delta}{\sum}$ modulator는 VHDL 코드로 작성되었으며 Xilinx Spartan2E을 사용한 FPGA 보드로 구현되었다. 측정결과 PLL의 출력 전력은 약 -11dBm이고, 위상노이즈는 100kHz offset 주파수에서 -77.75dBc/Hz이다. 최소 주파수 간격은 10kHz이고, 최대 주파수 천이는 10MHz이고, 최대 주파수 변이 조건에서 고착시간은 약 800us이다.

• 한국전자파학회논문지
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• 제28권12호
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• pp.941-947
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• 2017

본 논문에서는 $0.35{\mu}m$ CMOS 공정으로 FRS 대역 무전기용 반송파 신호를 쿼드러쳐(Quadrature) 형식으로 출력하는 Fractional-N 위상 고정루프(PLL) 주파수 합성기를 설계 및 제작하였다. 설계한 주파수 합성기의 주요 블록은 전압 제어 발진기(VCO), 전하 펌프(CP), 루프 필터(LF), 위상 주파수 검출기(PFD) 그리고 주파수 분주기이다. VCO는 우수한 위상잡음과 전력 특성을 얻을 수 있는 LC 공진 방식으로 설계했고, CP는 참조 주파수에 따라 펌핑 전류를 조절할 수 있도록 설계하였다. 주파수 분주기는 16분주의 전치 분주기와 3차 델타-시그마 모듈레이터($3^{rd}$ DSM) 방식의 Fractional-N 분주기로 설계하였다. LF는 외부의 3차 RC 루프 필터로 구성하였다. 측정결과, 주파수 합성기의 동작 주파수 영역은 최소 460 MHz에서 최대 510 MHz이고, 출력전력으로는 약 -3.86 dBm을 얻었다. 출력의 위상잡음은 100 Hz offset 주파수에서 -94.8 dBc/Hz이며 위상 루프 고착 시간은 약 $300{\mu}s$이다.

• 한국통신학회논문지
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• 제29권11A
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• pp.1271-1277
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• 2004

본 논문에서는 위상 오차를 개선한 디지털 사인 파형 생성을 위한 수치 제어 발진기 (NCO, Numerically Controlled Oscillator) 내의 세부 위상 조정기와 라운딩 처리기를 제안한다. 본 논문에서 제안된 세부 위상 조정기를 사용함으로써 원하는 사인 파형 출력 주파수와 클록 주파수와의 관계가 분수 관계식으로 나타나는 경우, 간단한 하드웨어의 사용으로 세부 조정값 B/A를 정확하게 처리할 수 있다. 또한 제안된 라운딩 처리기는 출력 스펙트럼 상에서 위상 잘라버림의 효과를 감소시킬 수 있다. 제안된 기술들을 cdma2000 3X 다중 반송파 채널 분리용 수치 제어 발진기에 적용하여 모의 실험한 결과 잡음 스펙트럼과 평균 자승 오차가 잘라버림 대비 8.68 dB와 5.5 dB 감소하였고, Paul 구조 대비 2.38 dB와 0.83 dB 감소함을 확인하였다.