• 마이크로전자및패키징학회지
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• 제16권3호
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• pp.67-73
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• 2009

Cu pillar 범프를 사용한 플립칩 접속부는 솔더범프 접속부에 비해 칩과 기판사이의 거리를 감소시키지 않으면서 미세피치 접속이 가능하기 때문에, 특히 기생 캐패시턴스를 억제하기 위해 칩과 기판사이의 큰 거리가 요구되는 RF 패키지에서 유용한 칩 접속공정이다. 본 논문에서는 칩에는 Cu pillar 범프, 기판에는 Sn 범프를 전기도금하고 이들을 플립칩 본딩하여 Cu pillar 범프 접속부를 형성 한 후, Sn 전기도금 범프의 높이에 따른 Cu pillar 범프 접속부의 접속저항과 칩 전단하중을 측정하였다. 전기도금한 Sn 범프의 높이를 5 ${\mu}m$에서 30 ${\mu}m$로 증가시킴에 따라 Cu pillar 범프 접속부의 접속저항이 31.7 $m{\Omega}$에서 13.8 $m{\Omega}$로 향상되었으며, 칩 전단하중이 3.8N에서 6.8N으로 증가하였다. 반면에 접속부의 종횡비는 1.3에서 0.9로 저하하였으며, 접속부의 종횡비, 접속저항 및 칩 전단하중의 변화거동으로부터 Sn 전기도금 범프의 최적 높이는 20 ${\mu}m$로 판단되었다.

• 마이크로전자및패키징학회지
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• 제16권3호
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• pp.39-43
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• 2009

본 연구에서는 언더필 공정에서 플립칩과 기판사이의 모세관 작용에 의한 언더필 유동 경향에 대해 살펴보고, 언더필의 점도와 토출 위치에 따른 언더필 유동특성에 대해 살펴보았다. 플립칩의 사이즈는 $5mm{\times}5mm{\times}0.65^tmm$이며, 솔더 범프의 직경은 100 ${\mu}m$, 피치(pitch)간격은 150 ${\mu}m$, 총 1024 I/O(Input/Output)단자의 Full Grid 형태의 플립칩을 사용하였다. 기판으로 투명한 글래스 기판을 사용하였으며 플립칩 패키징의 접합 높이는 50 ${\mu}m$으로 제작하였다. 언더필의 점도 및 토출 위치가 유동특성에 미치는 영향을 살펴보기 위해, 세 종류의 점도 특성($2000{\sim}3700$cps)을 가지는 언더필과 토출 위치를 모서리와 중앙부위로 설정하였다. 언더필의 유동특성 및 충진 시간(filling time)은 CCD카메라를 사용하여 관찰하였다. 실험 결과, 언더필은 솔더 범프에 의한 유동 저항으로 인하여 가장자리 효과(edge effect)가 나타나 칩의 양쪽 측면 유동이 더 빠르게 진전되는 것을 알 수 있었다. 또한, 중앙 부위에서 토출한 경우에 비해 모서리에서 토출한 경우가, 가장자리 효과가 크고 이로 인해 칩의 양쪽 측면 유동이 더 빠르게 진전되어 충진 시간이 더 빠르다는 것을 알 수 있었다. 또한, 점도가 낮을수록, 언더필 유동이 빠르고 가장자리 효과가 크게 나타나며 전체 충진 시간이 감소됨을 알 수 있었다.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2006년도 춘계학술대회 논문집
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• pp.661-662
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• 2006

This research is on a laser soldering using the micro solder-balls used in flip chip packaging process. A laser source used in laser soldering is Nd:YAG laser(250W and 60W). Solder-balls of 100, 300, $500{\mu}m$ size are used in experiments. The laser head to deliver a laser beam and the nozzle to transfer solder-balls are manufactured to bump solder-balls. After soldering solder-balls the shear test is carried out to determine the wetting at the interface between the surface and a solder-balls With the results of solder bumping tests a laminated molding is accomplished for manufacturing the three dimensional molding.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2002년도 추계기술심포지움논문집
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• pp.27-32
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• 2002

In this paper, global full 3D finite element analysis fatigue models are constructed for flip-chip BGA on board to predict the creep fatigue life of solder joints during the thermal cycling test. The fatigue model applied is based on Darveaux's empirical equation approach with non-linear viscoplastic analysis of solder joints. It was estimated by the creep life as the variations of the four kinds of thermal cycling test conditions, pad structure, composition and size of solder ball. The shortest fatigue life of results was obtained at the thermal cycling testing condition of -65℃ ∼ 150℃. It was increased about 3.5 times in comparison with that of 0℃ ∼ 100℃. As the change of pad structure at the same other conditions, the fatigue life of SMD structure increased about 5.7% as compared with NSMD structure. Consequently, it was confirmed that the fatigue life became short as the creep strain energy density increased in solder joint.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2002년도 추계기술심포지움논문집
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• pp.49-53
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• 2002

The Sn-Cu eutectic solder bump formation ($140{\mu}{\textrm}{m}$ diameter, $250{\mu}{\textrm}{m}$ pitch) by electroplating was studied for flip chip package fabrication. The effect of current density and plating time on Sn-Cu deposit was investigated. The morphology and composition of plated solder surface was examined by scanning electron microscopy. The plating thickness increased with increasing time. The plating rate increased generally according to current density. After the characteristics of Sn-Cu plating were investigated, Sn-Cu solder bumps were fabricated on optimal condition of 5A/dm$^2$, 2hrs. Ball shear test after reflow was performed to measure adhesion strength between solder bump and UBM (Under Bump Metallization). The shear strength of Sn-Cu bump after reflow was higher than that of before reflow.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2001년도 3rd Korea-Japan Advanced Semiconductor Packaging Technology Seminar
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• pp.87-119
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• 2001

Fine Pitch Technology will be accelerated among next decade. Buildup Technology is Key Technology for High Density Interconnection. Novel Base Material is critical for High Speed, Area Array Flip Chip Application. Japanese PWB Technology Roadmap will be Published soon.

• 마이크로전자및패키징학회지
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• 제8권2호
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• pp.37-42
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• 2001

The BGA package has been the area array package of choice for several years. Recently, the transition has been to finer pitch configurations called Chip Scale Packages (CSP). Several of these package types are available at 0.5 mm pitch. requiring surface mount assemblers to evaluate and optimize various elements of the assembly process. This presentation describes the issues associated with making the transition from BGA to CSP assembly. Areas addressed will include the accuracy of pick and place equipment, printed wiring board lines and spaces, PWB vias, in-circuit test issues, solder paste printing, moisture related factors, rework and reliability. The transition to 0.5 mm pitch requires careful evaluation of the board design, solder paste selection, stencil design and component placement accuracy. At this pitch, ball and board pad diameters can be as small as 0.25 mm and 0.20 mm respectively. Drilled interstitial vias are no longer possible and higher ball count packages require micro-via board technology. The transition to CSP requires careful evaluation of these issues. Normal paste registration and BGA component tolerances can no longer achieve the required process levels and higher accuracy pick and place machines need to be implemented. This presentation will examine the optimization of these critical assembly operations, contrast the challenges at 0.5 mm and also look at the continuation of the process to incorporate smaller pitch flip chip devices.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2001년도 Proceedings of 6th International Joint Symposium on Microeletronics and Packaging
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• pp.27-34
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• 2001

The BGA Package has been the area array package of choice for several rears. Recently, the transition has been to finer pitch configuration called Chip Scale Packages (CSP). Several of these package types are available at 0.5 mm pitch, requiring surface mount assemblers to evaluate and optimize various elements of the assembly process. This presentation describes the issues associated with making the transition from BGA to CSP assembly. Areas addressed will include the accuracy of pick and piece equipment, printed wiring board lines and spaces, PWB vias, in-circuit test issues, solder paste printing, moisture related factors, rework and reliability. The transition to 0.5 mm pitch requires careful evaluation of the board design, solder paste selection, stencil design and component placement accuracy. At this pitch, ball and board pad diameters can be as small as 0.25 mm and 0.20 mm respectively. Drilled interstitial vias are no longer possible and higher ball count packages require micro-via board technology. The transition to CSP requires careful evaluation of these issues. Normal paste registration and BGA component tolerances can no longer achieve the required process levels and higher accuracy pick and place machines need to be implemented. This presentation will examine the optimization of these critical assembly operations, contrast the challenges at 0.5 mm and also look at the continuation of the process to incorporate smaller pitch flip chip devices.

• 마이크로전자및패키징학회지
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• 제13권4호
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• pp.17-25
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• 2006

본 논문에서는 FC-PBGA 패키지를 대상으로 하여 온도변화에 따른 열변형에 대한 실험과 해석을 수행하였다. 모아레 간섭계를 이용하여 각 온도단계에서 변위분포를 나타내는 간섭무늬를 얻고, 그로부터 굽힘변형 거동 및 솔더볼의 변형률에 대한 해석을 수행하였다. 한 개의 패키지가 PCB에 연결되어 있는 단면 패키지 결합체와 두 개의 패키지가 PCB의 양쪽에 연결되어 있는 양면 패키지 결합체의 변형 거동을 비교하였다. FC-PBGA의 단면 패키지 결합체 패키지의 최대 굽힘변위는 결합되지 않은 패키지보다 20%정도 작게 발생된 것으로 나타났으며 앙면 패키지의 경우는 대칭성으로 인하여 칩 윗면의 최대 굽힘변위가 단면패키지보다 반 정도 작게 발생되었다. 솔더볼의 파손에 큰 영향을 미치는 유효변형률은 단면 패키지 결합체의 경우 칩 가장자리의 바로 바깥쪽 솔더볼에서, 양면 패키지 결합체의 경우는 칩 가장자리의 바로 안쪽 솔더볼에서 가장 큰 값을 가졌으며, 그 최대값은 양면패키지 결합체의 경우가 50%정도 더 큰 것으로 나타났다.

• 마이크로전자및패키징학회지
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• 제16권4호
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• pp.9-15
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• 2009

Cu pillar 범프를 사용한 플립칩 기술은 솔더범프를 사용한 플립칩 공정에 비해 칩과 기판 사이의 거리를 감소시키지 않으면서 미세피치 접속이 가능하다는 장점이 있다. Cu pillar 범프를 사용한 플립칩 공정은 미세피치화와 더불어 기생 캐패시턴스를 억제하기 위해 칩과 기판 사이에 큰 거리가 요구되는 RF 패키지에서도 유용한 칩 접속공정이다. 본 연구에서는 Sn 캡을 형성한 Cu pillar 범프와 Sn 캡이 없는 Cu pillar 범프를 전기도금으로 형성한 후 플립칩 접속하여 Cu-Sn-Cu 샌드위치 접속구조를 형성하였다. Cu pillar 범프 상에 Sn 캡의 높이를 변화시키며 전기도금한 후, Sn 캡의 높이에 따른 Cu-Sn-Cu 샌드위치 접속구조의 접속저항과 칩 전단하중을 분석하였다. 직경 $25\;{\mu}m$, 높이 $20\;{\mu}m$인 Cu pillar 범프들을 사용하여 형성한 Cu-Sn-Cu 샌드위치 접속구조에서 $10{\sim}25\;{\mu}m$ 범위의 Sn 캡 높이에 무관하게 칩과 기판 사이의 거리는 $44\;{\mu}m$으로 유지되었으며, 접속부당 $14\;m{\Omega}$의 평균 접속저항을 나타내었다.