• 대한전자공학회논문지TC
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• 제45권10호
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• pp.65-70
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• 2008

본 연구에서는 94 GHz 송수신 시스템에 응용이 가능한 평면형 회로 내의 전송 선로 방식의 하나인 CPW(Coplanar Waveguide)와 구형 도파관 간의 신호를 원활히 전달해주는 94 GHz CPW-구형 도파관 변환기를 설계하고 제작하였다. 제안된 변환기는 단일 면에 구현된 Fin-line 테이퍼와 Open 타입의 CPW-Slot-line 변환기 구조로 구성되어 있으며, 이는 MMIC의 플립칩 본딩을 위해 기존의 MMIC 기술을 이용하여 단단하고 구부러지지 않는 사파이어($Al_2O_3$)기판위에 구현되었다. Ansoft사의 HFSS 툴을 이용하여 최적화된 Single-section 변환기를 Back-to-back 구조의 지그로 제작하였고 Anritsu ME7808A Vector Network Analyzer 장비를 이용해 $85{\sim}105$ GHz를 대역에서 S-파라미터들을 측정하였다. 측정 결과, 3 mm 길이를 갖는 CPW의 삽입 손실을 고려하여 94 GHz에서 약 1.7 dB의 삽입 손실과 25 dB 이상의 반사손실을 확인 하였다.

• 마이크로전자및패키징학회지
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• 제11권3호
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• pp.37-45
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• 2004

무전해 Ni(P)는 솔더링 특성과 부식저항성이 우수하고 표면 거칠기가 적으며 원하는 금속 상에 선택적으로 도금이 가능하여 전자패키지에서 반도체칩과 기판의 표면 금속층으로 촉 넓게 사용되고 있다. 그러나 솔더와의 반응 중 금속간 화합물의 spalling과 솔더 조인트에서의 취성파괴 문제가 성공적인 적용의 걸림돌이 되어 왔다. 본 연구에서는 각각 조성이 다른 세가지 Ni(P)막 (4.6,9, and $13 wt.\%$ P)을 사용하곡 솔더와의 반응시 무전해 Ni(P)막의 미세구조 및 상 변화와 금속간화합물의 spatting 거동을 면밀히 조사하였다. $Ni_3Sn_4$ 화합물 아래로 침투한 Sn과 P-rich layer ($Ni_3P$)와의 반응에 의해 $Ni_3SnP$ 층이 형성되며 $Ni_3SnP$ 층이 성장함에 따라 $Ni_3Sn_4$가 spalling됨이 관찰되었다. Spalling 후에는 Ni(P)막이 용융된 솔더와 직접 접촉하게 되어 Ni(P)막의 결정화가 가속화되고 $Ni_3P$상이 $Ni_2P$상으로 변태되었다. 또한 이러한 결정화 과정 중 Ni(P)막의 부피가 감소됨에 따라서 인장응력이 발생하여 막 내부에 크랙이 발생하였다.

• 마이크로전자및패키징학회지
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• 제7권4호
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• pp.23-29
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• 2000

사용되는 metal구분 없이 반도체 공정장비들을 사용함으로써 cross-contamination을 유발시킬 수 있다. 특히, copper(Cu)는 확산이 쉽게 되어 cross-contamination에 의해 수 ppm정도가 wafer에 오염되더라도 트랜지스터의 leakage current발생 요인으로 작용할 수 있기 때문에 Si-IC성능에 치명적인 영향을 미칠 수 있는데, Si-LSI 실험실에서 할 수 있는 공정과 Si-LSI 실험실을 나와 할 수 있는 공정으로 구분하여 최대한 Si-LSI 장비를 공유함으로써 최소한의 장비로 Cu cross-contamination문제를 해결할 수 있다. 즉, 전기도금을 할 때 전극으로 사용되어지는 TiW/Al sputtering, photoresist (PR) coating, solder bump형성을 위한 via형성까지는 Si-LSI 실험실에서 하고, 독립적인 다른 실험실에서 Cu-seed sputtering, solder 전기도금, 전극 etching, reflow공정을 하면 된다. 두꺼운 PR을 얻기 위하여 PR을 수회 도포(multiple coaling) 하고, 유기산 주석과 유기산 연의 비를 정확히 액 조성함으로서 Sn:Pb의 조성비가 6 : 4인 solder bump를 얻을 수 있었다. solder를 도금하기 전에 저속 도금으로 Cu를 도금하여, PR 표면의 Cu/Ti seed층을 via와 PR표면과의 저항 차를 이용하여 PR표면의 Cu-seed를 Cu도금 중에 etching 시킬 수 있다. 이러한 현상을 이용하여 선택적으로 via만 Cu를 도금하고 Ti층을 etching한 후, solder를 도금함으로써 저 비용으로 folder bump 높이가 60 $\mu\textrm{m}$ 이상 높고, 고 균일/고 밀도의 solder bump를 형성시킬 수 있었다.

• 대한기계학회논문집A
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• 제34권2호
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• pp.245-253
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• 2010

전자기기부품에 적용되는 회로기판의 패키지 공정상에서 가해지는 온도변화에 따른 신뢰성 평가시 발생되는 문제들은, 주로 회로기판을 구성하고 있는 기본 재료들의 열팽창 계수 차이 및 시간의존성 물성에 의해 영향을 받는다. 특히, 인쇄회로기판 내부 회로층 사이에서 절연 역할을 수행하는 유리섬유강화 복합재료와 같은 수지몰딩 고분자 재료는 온도에 따른 물성변화 뿐만 아니라, 변형 및 하중이 가해지는 시간에 대한 물성변화도 고려해야 하는 점탄성 성질을 나타낸다. 본 논문에서는 인쇄회로기판에 사용되는 주요 고분자 재료인 유리섬유강화 복합재의 시간 및 온도에 따른 점탄성 특성을 규명하기 위하여, 단축인장 모드의 응력완화 시험과 크리프 시험을 각각 수행하였다. 또한, 고분자 재료 점탄성 물성의 영향성을 파악하기 위하여, 유한요소해석을 이용한 인쇄회로기판의 예비가열 공정 상에서 가해지는 온도변화에 따른 열변형을 평가하였다. 이러한 해석결과를 바탕으로, 인쇄회로기판과 같이 고분자재료를 사용하는 전자회로 구조물의 수치해석 기반의 열변형 예측시 점탄성 물성의 고려 필요성을 검증하였다.

• 마이크로전자및패키징학회지
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• 제13권1호통권38호
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• pp.23-29
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• 2006

Si-웨이퍼와 FR-4 기판을 상온에서 초음파 접합한 후, 접합부의 신뢰성을 평가하였다. Si-웨이퍼 상의 UBM(Under Bump Metallization)은 위에서부터 Cu/ Ni/ Al을 각각 $0.4{\mu}m,\;0.4{\mu}m,\;0.3{\mu}m$의 두께로 전자빔으로 증착하였다. FR-4 기판위의 패드는 위에서부터 Au/ Ni/ Cu를 각각 $0.05{\mu}m,\;5{\mu}m,\;18{\mu}m$의 두께로 전해 도금하여 형성하였다. 접합용 솔도로는 Sn-3.5wt%Ag을 두께 $100{\mu}m$으로 압연하여 사용하였다. 시편의 초음파 접합을 위하여 초음파 접합 시간을 0.5초에서 3.0초까지 0.5초 단위로 증가시키면서 상온에서 접합하였으며, 이 때 출력은 1,400W로 하였다. 실험 결과, 상온 초음파 접합법에 의해 신뢰성 있는 'Si-웨이퍼/솔더/FR-4기판' 접합부를 얻을 수 있었다. 접합부의 전단 강도는 접합 시간에 따라 증가하여 접합 시간 2.5초에서 65N으로 가장 높게 측정되었다. 이 후 접합 시간 3.0초에서는 전단 강도가 34N으로 감소하였는데, 이는 초음파 접합시간이 과도해지면서 Si-웨이퍼와 솔더 사이의 계면을 따라 균열이 발생되었기 때문으로 판단된다. 초음파 접합에 의해 Si-웨이퍼와 솔더 사이에서 생성된 금속간 화합물은 ($(Cu,Ni)_{6}Sn_{5}$)으로 확인되었다.

• 마이크로전자및패키징학회지
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• 제8권4호
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• pp.11-15
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• 2001

본 연구에서는 RF-MEMS소자의 웨이퍼레벨 패키징에 적용하기 위한 밀봉 실장 방법에 대하여 연구를 하였다. 비전도성 B-stage에폭시를 사용하여 밀봉 실장하는 방법은 플립칩 접합 방법과 함께 MEMS 소자 패키징에 많은 장점을 줄 것이다. 특히 소자의 동작뿐만 아니라 기생성분의 양을 줄여야 하는 RF-MEMS 소자에는 더욱더 많은 장전을 보여준다. 비전도성 B-stage 에폭시는 2차 경화가 가능한 것으로 우수한 밀봉 실장 특성을 보였다. 패키징시 상부기관으로 사용되는 유리기판 위에 500 $\mu\textrm{m}$의 밀봉선을 스크린 프린팅 방식으로 패턴닝을 한 후에 $90^{\circ}C$와 $170^{\circ}C$에서 열처리를 하였다. 2차 경화 후 패턴닝된 모양이 패키징 공정이 끝날 때까지 계속 유지가 되었다. 패턴닝 후 에폭시 놀이가 4인치 웨이퍼에서 $\pm$0.6$\mu\textrm{m}$의 균일성을 얻었으며, 접합강토는 20 MPa을 얻었다. 또한 밀봉실장 특성을 나타내는 leak rate는 $10^{-7}$ cc/sec를 얻었다.

• 대한전자공학회논문지SD
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• 제37권1호
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• pp.75-82
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• 2000

본 논문에서는 새로운 16비트 저전력 ALU(Arithmetic Logic Unit) 구조 및 회로를 제안하여 트랜지스터 레벨로 설계, 제작 및 테스트하였다. 설계한 ALU는 16개의 명령어를 수행하며 2단계 파이프라인 구조를 가진다. 제안한 ALU는 switched capacitance를 줄이기 위해 논리연산시에는 덧셈기가 스위칭하지 않도록 하였으며, P(propagation)블록의 출력을 듀얼버스(dual bus)구조로 하였다. 또한 이와 같은 ALU구조를 위한 새로운 효율적인 P 및 G(generation)블록을 제안하였다. 그 외에 저전력 실현을 위하여 ELM덧셈기, 이중모서리 천이 플립플롭double-edge triggered flip-flop) 및 조합형 논리형태(combination of logic style)을 사용하여 ALU를 구현하였다. 모의실험결과, 제안한 구조는 기존의 구조$^{[1.2]}$에 비교하여 수행되는 산술연산의 사용횟수에 대하여 논리연산의 사용횟수가 증가할수록 전력감축의 효과가 증가하였다. 수행되는 산술연산 대 논리연산의 전형적인 비율을 7:3이라고 가정할 때, 제안한 구조는 기존 구조에 비해서 12.7%의 전력감축을 보였다. 설계한 ALU는 0.6${\mu}m$ 단일폴리, 삼중금속 CMOS 공정으로 제작하였다. 칩 테스트 결과 최대동작 주파수는 53MHz로 동작하였고 전력소모는 전원전압 3.3 V, 동작 주파수 50MHz에서 33mW를 소모하였다.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2012년도 추계총회 및 학술대회 논문집
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• pp.123-123
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• 2012

최근 연구되고 있는 TSV(Through Silicon Via) 기술은 Si 웨이퍼 상에 직접 전기적 연결 통로인 관통홀을 형성하는 방법으로 칩간 연결거리를 최소화 할 수 있으며, 부피의 감소, 연결부 단축에 따른 빠른 신호 전달을 가능하게 한다. 이러한 TSV 기술은 최근의 초경량화와 고집적화로 대표되는 전자제품의 요구를 만족시킬 수 있는 차세대 실장법으로 기대를 모으고 있다. 한편, 납땜 재료의 주 원료인 주석은 주로 반도체 소자의 제조, 반도체 칩과 기판의 접합 및 플립 칩 (Flip Chip) 제조시의 범프 형성 등 반도체용 배선재료에 널리 사용되고 있다. 최근에는 납의 유해성 때문에 대부분의 전자제품은 무연솔더를 이용하여 제조되고 있지만, 주석을 이용한 반도체 소자가 고밀도화, 고 용량화 및 미세피치(Fine Pitch)화 되고 있기 때문에, 반도체 칩의 근방에 배치된 주석으로부터 많은 알파 방사선이 방출되어 메모리 셀의 정보를 유실시키는 소프트 에러 (Soft Error)가 발생되는 위험이 많아지고 있다. 이로 인해, 반도체 소자 및 납땜 재료의 주 원료인 주석의 고순도화가 요구되고 있으며, 특히 알파 방사선의 방출이 낮은 로우알파솔더 (Low Alpha Solder)가 요구되고 있다. 이에 따라 본 연구는 4인치 실리콘 웨이퍼상에 직경 $60{\mu}m$, 깊이 $120{\mu}m$의 비아홀을 형성하고, 비아 홀 내에 기능 박막증착 및 전해도금을 이용하여 전도성 물질인 Cu를 충전한 후 직경 $80{\mu}m$의 로우알파 Sn-1.0Ag-0.5Cu 솔더를 접합 한 후, 접합부 신뢰성 평가를 수행을 위해 고속 전단시험을 실시하였다. 비아 홀 내 미세구조와 범프의 형상 및 전단시험 후 파괴모드의 분석은 FE-SEM (Field Emission Scanning Electron Microscope)을 이용하여 관찰하였다. 연구 결과 비아의 입구 막힘이나 보이드(Void)와 같은 결함 없이 Cu를 충전하였으며, 고속전단의 경우는 전단 속도가 증가할수록 취성파괴가 증가하는 경향을 보였다. 본 연구를 통하여 전해도금을 이용한 비아 홀 내 Cu의 고속 충전 및 로우알파 솔더 볼의 범프 형성이 가능하였으며, 이로 인한 전자제품의 소프트에러의 감소가 기대된다.

• 한국광학회지
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• 제8권6호
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• pp.510-515
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• 1997

광모듈에서는 반도체소자와 광섬유간의 복잡한 정렬에 필요한 패키지비용이 제조단가의 많은 비중을 차지하고 있어 수동정렬방식으로 광정렬절차를 제거하여 패키지비용을 절감하는데 대한 많은 연구가 행해지고 있다. 본 연구에서는 단일 모드 광섬유와 레이저 및 광검출기를 수동적으로 광결합시킬 수 있는 실리콘 광학벤치를 제작하고 이를 사용하여 광송수신기용의 광부모듈을 제작하였다. 기판의 구조에 있어서 V-홈에 정렬된 광섬유와 플립칩 본딩되는 LD간의 위치 정밀도를 개선하기 위하여 V-홈 식각패턴과 자기정렬된 정렬마크와 솔더댐을 사용하고 레이저의 높이조절 및 열방출을 위하여 도금된 금 받침대를 도입하였다. 실리콘 광학벤치를 이용하여 수동정렬방식으로 조립된 송신기용 광부모듈은 평균 -11.75.+-.1,75 dB의 광결합효율을 나타내었고 수신기용 광부모듈은 평균 -35.0.+-.1.5 dBm의 수신감도를 나타내었다.

• 한국재료학회지
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• 제12권9호
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• pp.750-760
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• 2002

In this study, three solders, Sn-37Pb, Sn-3.5Ag, and Sn-3.8Ag-0.7Cu were screen printed on both electroless Ni/Au and OSP metal finished micro-via PCBs (Printed Circuit Boards). The interfacial reaction between PCB metal pad finish materials and solder materials, and its effects on the solder bump joint mechanical reliability were investigated. The lead free solders formed a large amount of intermetallic compounds (IMC) than Sn-37Pb on both electroless Ni/Au and OSP (Organic Solderabilty Preservatives) finished PCBs during solder reflows because of the higher Sn content and higher reflow temperature. For OSP finish, scallop-like $Cu_{6}$ /$Sn_{5}$ and planar $Cu_3$Sn intermetallic compounds (IMC) were formed, and fracture occurred 100% within the solder regardless of reflow numbers and solder materials. Bump shear strength of lead free solders showed higher value than that of Sn-37Pb solder, because lead free solders are usually harder than eutectic Sn-37Pb solder. For Ni/Au finish, polygonal shaped $Ni_3$$Sn_4$ IMC and P-rich Ni layer were formed, and a brittle fracture at the Ni-Sn IMC layer or the interface between Ni-Sn intermetallic and P-rich Ni layer was observed after several reflows. Therefore, bump shear strength values of the Ni/Au finish are relatively lower than those of OSP finish. Especially, spalled IMCs at Sn-3.5Ag interface was observed after several reflow times. And, for the Sn-3.8Ag-0.7Cu solder case, the ternary Sn-Ni-Cu IMCs were observed. As a result, it was found that OSP finished PCB was a better choice for solders on PCB in terms of flip chip mechanical reliability.