• Journal of Power Electronics
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• 제17권6호
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• pp.1535-1544
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• 2017

Advances in FPGA technology have enabled fast real-time simulation of power converters, filters and loads. FPGA based HIL (Hardware-In-the-Loop) simulators have revolutionized control hardware and software development for power electronics. Common time step sizes in the order of 100ns are sufficient for simulating switching frequency current and voltage ripples. In order to keep the time step as small as possible, ideal switching function models are often used to simulate the phase legs. This often produces inferior results when simulating the discontinuous conduction mode (DCM) and disabled operational states. Therefore, the corresponding measurement and protection units cannot be tested properly. This paper describes a new solution for this problem utilizing a discrete-time PI controller. The PI controller simulates the proper DC and low frequency AC components of the phase leg voltage during disabled operation. It also retains the advantage of fast real-time execution of switch-based models when an accurate simulation of high frequency junction capacitor oscillations is not necessary.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 추계학술대회
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• pp.219-220
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• 2016

전력 관리 시스템인 PMS는 선박 통합 제어 시스템에서 중요한 역할을 한다. 본 연구에서는 액화 천연가스선의 PMS를 검증하기 위해서 실시간 HIL 시뮬레이션을 구현한다. 시뮬레이터는 터빈 발전기 디젤발전기, 차단기, 주요 3상 부하로 구성되고, 이들 모델은 MATLAB/Simulink로 구현한다. 더불어 FPGA 기반 제어 콘솔과 메인 스위치보드를 구축하여 선박에 탑재 되어 있는 LNGC PMS 제어 환경을 모사 한다. PMS 기능 검증을 위해 LNGC 내 주요 전력소모원 대비 두 가지 전력 분배 모드를 테스트 케이스로 수행한다. 그 결과 본 연구에서 제안한 시스템은 PMS 시뮬레이터로써 시운전 테스트뿐만 아니라 오류 주입 검증용으로 사용될 것이다.

• 한국정보과학회논문지:시스템및이론
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• 제31권7호
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• pp.402-413
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• 2004

본 논문에서는 국내 표준 128비트 블록 암호화 알고리즘인 SEED를 소형 내장형(8-bit/ 16-bit) 시스템에 탑재하도록 저가의 FPGA로 구현하는 방법을 제안한다. 대부분 8-bit 또는 16-bit의 소규모 내장형 시스템들의 프로세서들은 그 저장용량과 처리속도의 한계 때문에 상대적으로 계산양이 많아 부담이 되는 암호화 과정은 별도의 하드웨어 처리기를 필요로 한다. SEED 회로가 다른 논리 블록들과 함께 하나의 칩에 집적되기 위해서는 적정한 성능을 유지하면서도 면적 요구량이 최소화되는 설계가 되어야 한다. 그러나, 표준안 사양의 구조대로 그대로 구현할 경우 저가의 FPGA에 수용하기에는 면적 요구량이 지나치게 커지게 되는 문제점이 있다. 따라서, 본 논문에서는 면적이 큰 연산 모듈의 공유를 최대화하고 최근 시판되는 FPGA 칩의 특성들을 설계에 반영하여 저가의 FPGA 하나로 SEED와 주변 회로들을 구현할 수 있도록 설계하였다. 본 논문의 설계는 Xilinx 사의 저가 칩인 Spartan-II 계열의 XC2S100 시리즈 칩을 대상으로 구현하였을 때, 65%의 면적을 차지하면서 66Mpbs 이상의 throughput을 내는 결과를 얻었다. 이러한 성능은 작은 면적을 사용하면서도 목표로 하는 소형 내장형 시스템에서 사용하기에 충분한 성능이다.

• 전기전자학회논문지
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• 제23권4호
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• pp.1321-1327
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• 2019

본 논문에서는 GF(p) 상에서 모듈러 제곱근 (MSQR) 연산의 효율적인 하드웨어 구현에 대해 기술한다. MSQR 연산은 타원곡선 기반의 EC-ElGamal 공개키 암호를 위해 평문 메시지를 타원곡선 상의 점으로 매핑하기 위해 필요하다. 본 논문의 방법은 NIST 표준으로 규정된 5가지 크기의 GF(p) 타원곡선을 지원하며, 192-비트, 256-비트, 384-비트 그리고 521-비트 크기의 Kobliz 곡선과 슈도 랜덤 곡선들은 모듈러 값의 특성을 기반으로 오일러 판정법을 적용하고, 224-비트 크기의 경우에는 Tonelli-Shanks 알고리듬을 간략화시켜 적용하였다. 제안된 방법을 ECC 프로세서의 32-비트 데이터 패스를 갖는 유한체 연산회로와 메모리 블록을 이용하여 구현하였으며, FPGA 디바이스에 구현하여 하드웨어 동작을 검증하였다. 구현된 회로가 50 MHz 클록으로 동작하는 경우에, 224-비트 슈도 랜덤 곡선의 경우에는 MSQR 계산에 약 18 ms가 소요되고, 256-비트 Kobliz 곡선의 경우에는 약 4 ms가 소요된다.

• 한국통신학회논문지
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• 제28권4B호
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• pp.298-305
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• 2003

본 논문에서는 ATM 기반 레이블 에지 라우터의 IP 패킷 포워딩 엔진을 위한 고성능 룩업 제어기를 제안하였다. 제안한 룩업 제어기는 IP 패킷에 대한 Best Effort 서비스 뿐만 아니라 MPLS(Multiprotocol Label Switching), VPN(Virtual Private Network), ELL(Emulated Leased Line), RT(Real Time) 서비스 등의 차별화된 서비스들을 제공할 수 있도록 설계하였다. 고속의 IP 주소 검색을 위하여 소프트웨어 기반의 알고리즘 방식을 사용하지 않고 TCAM(Ternary Content Addressable Memory) 기반의 하드웨어 방식을 적용하였으며, IP 패킷 헤더 처리 및 룩업 제어 기능을 고속으로 수행하기 위하여 룩업 제어 기능을 FPGA(Field Programmable Gate Array)로 구현하였다. 룩업 제어기는 사용자의 차별화된 다양한 요구를 수용할 수 있으며, 성능 향상을 위하여 파이프라인 기법으로 처리되도록 설계하였다. 또한 패킷 헤더의 여러 영역을 조합한 비교키에 대한 룩업 기능을 수행하기 위하여 2단계 검색 메카니즘을 가지며, 시뮬레이션을 통하여 제안한 룩업 제어기는 약 16Mpps의 성능을 보였다.

• ETRI Journal
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• 제27권5호
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• pp.525-532
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• 2005

In this paper, we propose and present implementation results of a high-speed turbo decoding algorithm. The latency caused by (de)interleaving and iterative decoding in a conventional maximum a posteriori turbo decoder can be dramatically reduced with the proposed design. The source of the latency reduction is from the combination of the radix-4, center to top, parallel decoding, and early-stop algorithms. This reduced latency enables the use of the turbo decoder as a forward error correction scheme in real-time wireless communication services. The proposed scheme results in a slight degradation in bit error rate performance for large block sizes because the effective interleaver size in a radix-4 implementation is reduced to half, relative to the conventional method. To prove the latency reduction, we implemented the proposed scheme on a field-programmable gate array and compared its decoding speed with that of a conventional decoder. The results show an improvement of at least five fold for a single iteration of turbo decoding.

• 한국철도학회:학술대회논문집
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• 한국철도학회 2011년도 춘계학술대회 논문집
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• pp.1195-1201
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• 2011

Since the release of safety standard IEC 61508 which defines functional safety of electronic safety-related systems, SIL(Safety Integrity Level) certification for railway systems has gained lots of attention lately. In this paper, we propose a new design technique of the computer board for train control systems with high reliability and safety. The board is designed with TMR(Triple Modular Redundancy) using a certified SIL3 Texas Instrument(TI)'s TMS570 MCU(Micro-Controller Unit) to guarantee safety and reliability. TMR for the control device is implemented on FPGA(Field Programmable Gate Array) which integrates a comparator, a CAN(Controller Area Network) communication module, built-in self-error checking, error discriminant function to improve the reliability of the board. Even if a malfunction of a processing module occurs, the safety control function based on the proposed technique lets the system operate properly by detecting and masking the malfunction. An RTOS (Real Time Operation System) called FreeRTOS is ported on the board so that reliable and stable operation and convenient software development can be provided.

• International Journal of Fuzzy Logic and Intelligent Systems
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• 제14권2호
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• pp.136-144
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• 2014

The existing conventional motion controller does not perform well in the presence of nonlinear properties, uncertain factors, and servo lag phenomena of industrial actuators. Hence, a feasible and effective fuzzy self-tuning proportional integral derivative (PID) and feed-forward control scheme is introduced to overcome these problems. In this design, a fuzzy tuner is used to tune the PID parameters resulting in the rejection of the disturbance, which achieves better performance. Then, both velocity and acceleration feed-forward units are added to considerably reduce the tracking error due to servo lag. To verify the capability and effectiveness of the proposed control scheme, the hardware configuration includes digital signal processing (DSP) which plays the main role, dual-port RAM (DPRAM) to guarantee rapid and reliable communication with the host, field-programmable gate array (FPGA) to handle the task of the address decoder and receive the feed-back encoder signal, and several peripheral logic circuits. The results from the experiments show that the proposed motion controller has a smooth profile, with high tracking precision and real-time performance, which are applicable in various manufacturing fields.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2014년도 하계학술대회
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• pp.243-245
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• 2014

본 논문에서는 OFDM(Orthogonal Frequency Division Multiplexing)시스템에서 OFDM 심벌 타이밍 옵셋에 따른 4096QAM 의 uncoded-BER(Bit Error Rate) 및 성상도를 측정하였다. uncoded-BER 은 수신기의 FEC(Forward Error Correction) 복호기 이전에서 측정된 BER 을 의미한다. 측정을 위해, OFDM 을 사용하는 DVB-C2(Digital Video Broadcasting for Cable Systems 2) 송수신기를 FPGA(Field Programmable Gate Array)를 이용하여 구현하였으며, OFDM 심벌의 CP(Cyclic Prefix)를 이용하여 OFDM 심벌 동기를 수행하였다. 일반적으로, OFDM 심벌 동기는 OFDM 심벌에서 CP 가 반복된다는 특성을 이용한 상관기를 사용한다. 또한, ISI(Inter Symbol Interference) 및 ICI(Inter Channel Interference)를 최소화하기 위해, 채널의 최대 지연시간을 고려하여 CP 내에서 OFDM 심벌 동기가 획득된다. 이럴 경우 수신기에서는 각 부반송파에 할당된 QAM 심벌들의 위상 회전이 발생하지만, 등화기에서 이러한 위상 회전이 보상된다. 부반송파에 할당된 파일롯 심벌들을 이용하여 채널 추정 및 보상을 하는 등화기에서, 파일롯 심볼들도 OFDM 심벌 타이밍 옵셋에 의해 위상회전이 발생하기 때문에 채널 추정 값에 영향을 미친다. 따라서, 본 논문에서는 4096QAM 과 ZF-LE(Zero Forcing Linear Equalizer)를 사용한 경우, OFDM 심벌 타이밍 옵셋에 따른 uncoded-BER 및 성상도의 측정 결과를 제시하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2006년도 가을 학술발표논문집 Vol.33 No.2 (C)
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• pp.575-580
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• 2006

인터넷 네트워크에 존재하는 방화벽(Firewall) 또는 라우터(Router) 장비에서의 패킷 필터 기능은 모든 방화벽 장비의 기본적인 기능이 될 수 있다. 하지만 최근에 등장한 세션기반의 악의적 침입과 바이러스의 출현으로 패킷 필터기는 단순한 정적 패킷 필터 기능이 아닌 상태기반 패킷 필터의 동적 패킷 필터 기능을 요구하게 되었다. 또한 최근에 인터넷 속도가 급증하는 환경변화에 맞추어 방화벽 장비의 TCP 패킷 처리기능은 매우 빠른 처리속도를 요구하고 있다. 이에 우리는 매우 빠른 고속의 TCP 상태기반 패킷 필터 처리를 요구하는 에지(Edge)급 라우터의 방화벽 옵션카드를 만들기 위해 하드웨어 기반의 TCAM(Ternary CAM) 관리를 이용한 TCP 세션 상태기반 (Stateful) 패킷 필터기를 구현하였으며, TCAM 제어와 패킷의 상태기반 검사 등 모든 기능처리는 FPGA(Field Programmable Gate Array)를 이용한 하드웨어 로직(Logic) 및 상태기(State Machine)로 구현하였다. 그리고 본 논문의 구현방식을 적용한 방화벽 옵션카드는 인-라인(In-line) 모드로 구성될 경우 1GHz 이상의 Wire Speed를 만족하는 처리성능을 보여주었다.