• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
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• pp.40-43
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• 2000

The electrons and holes trapped in the tunneling oxide and interface-states generated in the Si/SiO$_2$ interface during program/erase (P/E) operations are known to cause reliability problems which can deteriorate the cell performance and cause the V$_{th}$ window close. This deterioration is caused by the accumulation of electrons and holes trapped in the oxide near the drain and source side after each P/E cycle. we propose three new erase schemes to improve the cell's endurance characteristics: (1)adding a Reverse soft program cycle after the source erase operation, (2)adding a detrapping cycle after the source erase operation, (3)adding a convergence cycle after the source erase operation. (3) is the most effective performance among the three erase schemes have been implemented and shown to significantly reduce the V$_{th}$ window close problem. And we are able to design the reliable periperal circuit of flash memory by using the (3).(3).

• 대한임베디드공학회논문지
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• 제12권3호
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• pp.121-130
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• 2017

NAND flash memory has advantages of non-volatility, little power consumption and fast access time. However, it suffers from inability that does not provide to update-in-place and the erase cycle is limited. Moreover, the unit of read/write operation is a page and the unit of erase operation is a block. Therefore, erase operation is slower than other operations. The AGC, the proposed garbage collection policy focuses on not only garbage collection time reduction for real-time guarantee but also wear-leveling for a flash memory lifetime. In order to achieve above goals, we define three garbage collection operating modes: Fast Mode, Smart Mode, and Wear-leveling Mode. The proposed policy decides the garbage collection mode depending on system CPU usage rate. Fast Mode selects the dirtiest block as victim block to minimize the erase operation time. However, Smart Mode selects the victim block by reflecting the invalid page number and block erase count to minimizing the erase operation time and deviation of block erase count. Wear-leveling Mode operates similar to Smart Mode and it makes groups and relocates the pages which has the similar update time. We implemented the proposed policy and measured the performance compare with the existing policies. Simulation results show that the proposed policy performs better than Cost-benefit policy with the 55% reduction in the operation time. Also, it performs better than Greedy policy with the 87% reduction in the deviation of erase count. Most of all, the proposed policy works adaptively according to the CPU usage rate, and guarantees the real-time performance of the system.

• 대한임베디드공학회논문지
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• 제13권5호
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• pp.269-277
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• 2018

NAND flash memory has widely been used because of non-volatility, low power consumption and fast access time. However, it suffers from inability to provide update-in-place and the erase cycle is limited. The unit of read/write operation is a page and the unit of erase operation is a block. Moreover erase operation is slower than other operations. We proposed the Adaptive Garbage Collection (called "AGC") policy which focuses on not only reducing garbage collection process time for real-time guarantee but also wear-leveling for a flash memory lifetime. The AGC performs better than Cost-benefit policy and Greedy policy. But the AGC does not consider the operation characteristics. So we proposed the Advanced Adaptive Garbage Collection (called "A-AGC") policy which considers the page write operation count and block erase operation count. The A-AGC reduces the write operations by considering the data update frequency and update data size. Also, it reduces the erase operations by considering the file fragmentation. We implemented the A-AGC policy and measured the performance compared with the AGC policy. Simulation results show that the A-AGC policy performs better than AGC, specially for append operation.

• 한국전기전자재료학회논문지
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• 제21권4호
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• pp.300-304
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• 2008

A novel characterization method was investigated to estimate the trap generation during the program /erase cycles in nand flash memory cell. Utilizing Fowler-Nordheim tunneling current, floating gate potential and oxide electric field, we established a quantitative model which allows the knowledge of threshold voltage (Vth) as a function of either program or erase operation time. Based on our model, the derived results proved that interface trap density (Nit) term is only included in the program operation equation, while both Nit and oxide trap density (Not) term are included in the erase operation equation. The effectiveness of our model was tested using 50 nm nand flash memory cell with floating gate type. Nit and Not were extracted through the analysis of Program/Erase speed with respect to the endurance cycle. Trap generation and cycle numbers showed the power dependency. Finally, with the measurement of the experiment concerning the variation of cell Vth with respect to program/erase cycles, we obtained the novel quantitative model which shows similar results of relationship between experimental values and extracted ones.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제5권1호
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• pp.1-6
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• 2016

본 논문은 NAND Flash Memory 수명을 향상시키기 위한 동작 algorithm 개선을 제안한다. Flash memory에 대한 read/write/erase 과정에서, 해당 cell의 Vth가 원하는 level대로 위치를 한다면 문제가 없으나, 원하는 위치대비 변동이 되어 있다면 잘못된 data를 읽어내게 된다. 이러한 cell간 interference나 disturbance 현상들은 program이나 erase 동작이 반복(EW cycle)될수록 더 심해지는 특징이 있다. 이는 반복되는 high bias 인가상태에서 벌어지는 FN tunneling 현상으로 인한 tunnel oxide 막질손상(trap site 증가)에 기인한다고 알려져 있다. 본 논문에서는 erase cell 관점에서 stress양 자체를 감소시킴으로써 cell 열화 속도를 느리게 하여, 궁극적으로 발생하는 Vth 변동사항인 disturbance를 줄일 수 있는 erase 동작방법에 대해 논한다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2002년도 하계학술대회 논문집
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• pp.54-57
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• 2002

In this study, a new programming method, to minimize the generation of Si-SiO$_2$ interface traps of scaled SONOS flash memory as a function of number of program/erase cycles has been proposed. In the proposed programming method, power supply voltage is applied to the gate, forward biased program voltage is applied to the source and the drain, while the substrate is left open, so that the program is achieved by Modified Fowler-Nordheim (MFN) tunneling of electron through the tunnel oxide over source and drain region. For the channel erase, erase voltage is applied to the gate, power supply voltage is applied to the substrate, and the source and drain are open. A single power supply operation of 3 V and a high endurance of 1${\times}$10$\^$6/ prograss/erase cycles can be realized by the proposed programming method. The asymmetric mode in which the program voltage is higher than the erase voltage, is more efficient than symmetric mode in order to minimize the degradation characteristics of scaled SONOS devices because electrical stress applied to the Si-SiO$_2$ interface is reduced by short programming time.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 1998년도 춘계학술대회 논문집
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• pp.75-78
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• 1998

The SONOSFET Shows low operation voltage, high cell density, anti good endurance due to modified Fowler-Nordheim tunneling as memory charge injection method. In this paper, therefore, the NOR-type Flash EEPROM composed of SONOSFET, which has fast lead operation speed and Random Access characteristics, is proposed. An 8${\times}$8 bit NOR-type SONOSFET Flash EEPROM had been designed and its electrical characteristics were verified. Read/Write/Erase operations of it were verified with the spice parameters of SONOSFETs which had Oxide-Nitride-Oxide thickness of 65${\AA}$-165${\AA}$-35${\AA}$ and that of scaled down as 33${\AA}$-53${\AA}$-22${\AA}$, respectively. When the memory window of the scaled-down SONOSFET with 8V operation was similar to that of the SONOSFET with 13V operation, the Read operation delay times of the scaled-down SONOSFET were 25.4ns at erase state and 32.6ns at program state, respectively, and those of the SONOSFET were 23.5ns at erase state and 28.2ns at program state, respectively.

• 전기전자학회논문지
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• 제24권1호
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• pp.161-169
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• 2020

무선충전기, USB 타입-C 등의 응용에 사용되는 MCU 칩은 제조 원가를 줄이기 위해 3~5개의 추가 공정 마스크가 필요한 DP-EEPROM(Double Poly EEPROM)보다는 추가 마스크가 한 장 이내이면서 메모리 셀 사이즈가 작은 MTP(Multi-Time Programmable) 메모리가 요구된다. 그리고 E/P(Erase/Program) cycling에 따른 MTP 메모리 셀의 endurance 특성과 데이터 retention 특성을 좋게 하기 위해서 V_TP(Program Threshold Voltage)와 V_TE(Erase Threshold Voltage)의 산포는 좁은 것이 필요하다. 그래서 본 논문에서는 short pulse의 erase와 program pulse를 여러 번 수행하면서 목표 전류와 비교한 뒤 전류스펙을 만족하면 더 이상 program이나 erase 동작을 수행하지 않게 하므로 program V_T 산포나 erase V_T 산포를 줄이는 알고리즘과 current-type BL S/A(Bit-Line Sense Amplifier) 회로, WM(Write Mask) 회로, BLD(BL Driver) 회로를 제안하였다. 매그나칩반도체 0.13㎛ 공정으로 제작된 256Kb MTP 메모리 웨이퍼에서 동작 모드에 맞게 정상적으로 동작하는 것을 확인할 수 있다.

• 한국컴퓨터정보학회논문지
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• 제16권10호
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• pp.1-10
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• 2011

NAND 플래시 메모리는 저전력, 저렴한 가격, 그리고 대용량임에도 불구하고 페이지 단위의 쓰기 및 블록 단위의 지우기 연산은 큰 문제점을 가지고 있다. 특히 NAND 플래시 메모리 특성상 덮어쓰기가 불가능하므로 쓰기동작 후 수반되는 지우기 동작은 전체 성능저하의 원인이 된다. 기존의 NAND 플래시 메모리를 위한 SRAM 버퍼는 간단하면서도 NAND 플래시 메모리의 쓰기 동작을 효과적으로 줄여줄 수 있을 뿐 아니라 빠른 접근 시간을 보장 할 수 있다. 본 논문에서는 작은 용량의 SRAM을 이용하여 NAND 플래시 메모리의 가장 큰 오버헤드인 지우기/쓰기 동작을 효과적으로 줄일 수 있는 버퍼 관리 시스템을 제안한다. 제안된 버퍼는 큰 페칭 크기를 가지는 공간적 버퍼와 작은 페칭 크기를 가지는 시간적 버퍼인 완전연관 버퍼로 구성된다. 시간적 버퍼는 공간적 버퍼에서 참조된작은 페칭을 가지며, NAND 플래시 메모리에서 쓰기 및 지우기 수행시 시간적 버퍼내에 존재하는 같은 페이지 혹은 블록에 포함된 페칭 블록을 찾아 동시에 처리한다. 따라서 NAND 플래시 메모리에서 쓰기 및 지우기 동작을 획기적으로 줄였다. 시뮬레이션 결과에 따르면 제안된 NAND 플래시 메모리 버퍼 시스템은 2배 크기의 완전연관 버퍼에 비해 접근 실패율 관점에서는 높았지만, 쓰기 동작과 지우기 동작은 평균적으로 각각 58%, 83% 정도를 줄였으며, 결론적으로 평균 플래시 메모리 접근 시간은 약 84%의 성능 향상을 이루었다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제15권9호
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• pp.617-625
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• 2009

NAND 플래시 메모리는 부피가 작고, 가볍고, 소비전력이 낮으며 입출력이 빠르고 집적도가 높아 최근 임베디드 기기들에 널리 사용되고 있다. 그러나 NAND 플래시 메모리는 지움 연산을 수반하는 가비지 컬렉션 연산을 수행해야 한다. 게다가 지움 연산은 속도가 느리고, 각 블록마다 지움 연산 횟수가 제한이 있다. 따라서 제안하는 가비지 컬렉션 기법은 전체 지움 연산 횟수와 각 블록의 지움 횟수 편차를 감소시키고, 가비지 컬렉션 수행 시간을 최소화하는데 초점을 맞춘다. NAND 플래시 메모리는 유효 페이지, 무효 페이지, 빈 페이지로 구성되어 있다. 제안하는 기법은 페이지들의 비율을 이용해 가비지 컬렉션의 수행 시기를 결정하고 대상 블록을 선택한다. 그리고 할당 기법과 그룹 관리기법을 추가적으로 구현하였다. 실험 결과 제안한 정책은 기존의 Greedy나 CAT 기법에 비해 전체 지움 횟수를 최소화 하면서, 최대 82% 지움 횟수 편차를 감소시켰고, 최대 75%의 가비지 컬렉션 수행 시간을 단축시켰다.