• Journal of Communications and Networks
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• 제12권2호
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• pp.168-173
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• 2010

Error concealment techniques are significant due to the growing interest in imagery transmission over error-prone channels. This paper presents a spatial error concealment technique for losslessly compressed images using least significant bit (LSB)-based data hiding to reconstruct a close approximation after the loss of image blocks during image transmission. Before transmission, block description information (BDI) is generated by applying quantization following discrete wavelet transform. This is then embedded into the LSB plane of the original image itself at the encoder. At the decoder, this BDI is used to conceal blocks that may have been dropped during the transmission. Although the original image is modified slightly by the message embedding process, no perceptible artifacts are introduced and the visual quality is sufficient for analysis and diagnosis. In comparisons with previous methods at various loss rates, the proposed technique is shown to be promising due to its good performance in the case of a loss of isolated and continuous blocks.

• 한국산학기술학회논문지
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• 제10권5호
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• pp.942-946
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• 2009

ISP와 JPEG 인코더 사이에는 라스터 스캔 순서의 데이터를 $8{\times}8$ 블록 스캔 순서로 변환하는 스캔 순서 변환기가 위치한다. 최근에 단일 라인 메모리를 사용함으로써, 하드웨어 규모를 감축한 스캔 순서 변환기가 제안되었으나 매 사이클마다 기입과 독출 동작을 수행함에 따라서 전체 전력 예산의 대부분을 SRAM이 소모하는 문제점을 야기했다. 본 논문에서는 SRAM에 대한 억세스 빈도를 술이기 위하여 데이터 packer와 unpacker를 스캔 순서 변환 과정에 삽입함으로써, SRAM에 대한 억세스 빈도를 1/8로 줄이는 구조를 제안한다. 실험결과, 제안한 구조를 적용할 경우 SXGA 해 상도에서의 SRAM 전력소모량을 16% 이하로 줄어든다.

• 한국통신학회논문지
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• 제23권8호
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• pp.2120-2130
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• 1998

본 논문은 네트워크를 기반으로 한 객제 지향형 영상 처리를 하는 프로그램이 가능한 MPEG 디코더 설계를 다룬다. 설계된 MPEG 디코더는 객체 지향형 프로그램을 지원할 수 있도록 스택 버퍼를 이용한 콘트롤러를 내장하고 있어서 객체에 기반한 영상 처리에 효과적이며, 소프트웨어 지향적인 영상 표준에 적용되도록 다양한 포맷의 입력 데이터 처리가 가능하다. 또한 벡터 연산부에서는 MPEG-4의 반화소 단위 처리와 고급 모드 보상(Compensation), 예측(Prediction)이 가능하며, SA(Shape Adaptive)-IDCT 가 가능하다. 또한 벡터 처리기 내에 절대값기, 반감기를 두어 인코더로 확장할 수 있도록 하였다. 설계 및 검증은 $0.6{\mu}{\textrm{m}}$ 5-Volt CMOS TLM(Three Layer Metal) COMPASS 라이브러리를 이용하였다.

• 한국정보통신학회논문지
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• 제11권4호
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• pp.800-807
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• 2007

웹서비스는 서로 다른 플랫폼간의 통합을 가능하게 하였으나, 네트워크 환경이나 임베디드 시스템과 같이 상대적으로 느린 통신 매체에 자주 접속하거나 모바일과 같이 자원이 한정적인 소형 기기에서 사용 할 경우 전체 응용프로그램의 성능을 저하시키는 문제가 발생하고 있다. 이에 ITU-T(International Telecommunication Union - Telecommunication)와 ISO(International Organization for Standardization)/ IEC(International Electrotechnical Commission) 에서 공동으로 바이너리 XML 인코딩 표준을 제안하게 되었으며, 현재 진행 중인 바이너리 XML 인코딩 표준으로는 Fast Infoset과 Fast Schema가 있다. 본 논문에서는 웹서비스의 성능 향상을 위해 현재 표준화가 진행 중인 Fast Infoset 알고리즘과 Fast Schema 알고리즘을 도입하여 Fast XML 인코딩 시스템을 구현하였다. 또한, 구현된 Fast XML 인코더를 통하여 개발자나 사용자들이 Fast 웹서비스 시스템을 구축하는데 있어 참고 할 수 있는 테스트 베드를 제공한다.

• 한국통신학회논문지
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• 제29권8C호
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• pp.1113-1124
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• 2004

본 논문에서는 입력 영상을 실시간으로 압축 및 복원할 수 있는 하드웨어(hardware, H/W)의 구조를 제안하고 처리되는 영상의 보안 및 보호를 위한 워터마킹 기법(watermarking)을 제안하여 H/W로 내장하고자 한다. 영상압축과 복원과정을 하나의 FPGA 칩 내에서 처리할 수 있도록 요구되는 모든 영상처리 요소를 고려하였고 VHDL(VHSIC Hardware Description Language)을 사용하여 각각을 효율적인 구조의 H/W로 사상하였다. 필터링과 양자화 과정을 거친 다음에 워터마킹을 수행하여 최소의 화질 감소를 가지고 양자화 과정에 의해 워터마크의 소실이 없으면서 실시간으로 동작이 가능하도록 하였다. 구현된 하드웨어는 크게 데이터 패스부(data path part)와 제어부(Main Controller, Memory Controller)로 구분되고 데이터 패스부는 영상처리 블록과 데이터처리 블록으로 나누어진다. H/W 구현을 위해 알고리즘의 기능적인 간략화를 고려하여 H/W의 구조에 반영하였다. 동작은 크게 영상의 압축과 복원과정으로 구분되고 영상의 압축 시 대기지연 시간 없이 워터마킹이 수행되며 전체 동작은 A/D 변환기에 동기하여 필드단위의 동작을 수행한다. 구현된 H/W는 APEX20KC EP20K600CB652-7 FPGA 칩에서 69%(16980개)의 LAB(Logic Array Block)와 9%(28352개)의 ESB(Embedded System Block)을 사용하였고 최대 약 82MHz의 클록주파수에서 안정적으로 동작할 수 있어 초당 67필드(33 프레임)의 영상에 대해 워터마킹과 압축을 실시간으로 수행할 수 있었다.

• 한국콘텐츠학회논문지
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• 제7권12호
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• pp.262-272
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• 2007

SAD(Sum of Absolute Difference) 알고리즘은 동영상 인코더에서 가장 많은 시간이 소용되는 것으로 잘 알려진 움직임 추정에서 가장 자주 계산이 수행되는 알고리즘으로, 동영상 인코딩 수행시간을 줄이기 위해서 우선적으로 최적화 구현되어야 하는 알고리즘이다. 본 논문에서는 VLIW 기반 고성능 DSP 프로세서에서의 조건 분기를 갖는 SAD 알고리즘의 최적 스케줄링 구현 방법을 제안한다. 제안 방법은 먼저 조건 분기를 갖는 중첩 루프를 VLIW 구조가 제공하는 ILP(Instruction Level Parallelism) 능력을 잘 활용할 수 있도록 충분한 크기의 루프 몸체를 가지며 또한 빨리 루프를 탈출 할 수 있는 조건 분기를 갖는 단일 루프로 변환한 후에, 모듈로 스케줄링 기법을 적용하여 VLIW 기반 프로세서에서 최적화 스케줄링 구현을 한다. 제안된 구현 방안을 TMS320C6713에서 구현하고, 코드 크기 및 수행 시간에 대한 성능 분석을 하였다. 구현된 최적화 SAD 루틴은 코드 크기도 크지 않아 임베디드 응용에 적합하며, 이 SAD 구현을 사용한 H.263 인코더가 그렇지 않은 H.263 인코더보다 훨씬 좋은 성능을 보임을 실험을 통해 확인하였다.

• 정보처리학회논문지B
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• 제10B권2호
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• pp.143-150
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• 2003

오류 은닉은 데이타 전송시 발생한 오류를 처리하는 데 중요한 역할을 하는 기술로 우수한 데이타 품질을 보이는 다양한 오류 은닉 방법들은 대개 복잡도가 높다. 하지만 복잡한 알고리즘은 실시간 응용 분야에 적용하기 어렵다. 본 연구에서는 오류 내성 기술과 데이터 숨김 기법을 이용하여 디코더의 오류 은닉 부담을 줄이는 방법을 제안한다. 이를 위해 공간적 오류 내성 인코딩 방법으로써 손실 블록의 확산을 막는 블록 인터리빙을 적용하며, 시간적 오류 내성 방법으로는 움직임 벡터의 손실을 확인할 수 있는 패리티 비트를 데이터 숨김 방법을 이용하여 디코더로 전송하는 구조를 적응한다. 또한 전송 비디오 블록의 경계선 특징을 미리 추출한 후 이 데이터를 데이터 숨김을 통해 디코더로 전달하여 비디오 데이터가 전송시 손상되면 전달된 특징을 이용하여 은닉 처리함으로써 디코더에서 오류 은닉시 손실 정보를 주변 블록으로부터 예측해야 하는 과정을 줄여 계산 복잡도를 낮춘다. 본 연구에서 제안한 움직임 벡터 확인 패리티 비트와 블록 경계선 특징 데이터를 전송 블록에 데이터 숨김방법으로 전송하는 것은 표준 인코더의 복잡도에 큰 영향을 미치지 않는다. 제안 오류 은닉 방법이 인터넷과 같이 버스트 오류가 많은 채널에서도 디코더에서 전송 오류를 효과적으로 빠르게 처리함을 실험 결과를 통해 알 수 있다.

• 한국정보전자통신기술학회논문지
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• 제16권6호
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• pp.400-405
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• 2023

현재 도립진자는 많은 분야에서 연구 중이며 미사일, 로켓, 등의 자세 제어와 2족 보행 로봇 등에 응용되고 있다. 본 연구에서는 256펄스의 로터리 엔코더와 DC 모터를 이용한 회전형 도립진자(Rotary Inverted Pendulum)를 구성하여 회전형 역 진자의 수직 자세 제어를 연구하였다. 비선형 시스템의 경우 복잡한 알고리즘과 제어기가 필요하지만 고전적이며 비교적 간단한 PID(Proportional Integral Derivation)알고리즘을 이용한 제어 방법을 회전형 도립진자 시스템에 적용하였으며 간단하지만 원하는 성능을 높이는 방안을 연구하였다. 본 연구에서 사용된 회전형 도립진자 시스템은 비선형적이고 불안정한 시스템으로 선형화된 모델링에서 마이크로칩 사의 dsPIC30F4013 임베디드 프로세서를 이용한 PID 제어기를 설계 및 구현하였다. 보통 PID 제어기는 하나 혹은 두 가지 이상을 조합하여 설계하며 우수한 제어 성능에 비해 구조가 간단하며 제어 이득 조정이 다른 제어기들에 비해 비교적 쉽다는 장점이 있다. 본 연구에서는 시스템의 물리적 구조를 수학적 방법으로 분석하고 모델링을 통한 회전형 도립진자의 수직 균형을 위한 제어를 실현하였다. 또한 회전형 역 진자를 이용하여 PID 제어기로 제어가 가능한지 시뮬레이션과 실험을 통하여 그 타당성을 검증하였다.

• 전자공학회논문지SC
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• 제41권1호
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• pp.25-32
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• 2004

교통 분야에서도 역시 영상을 이용한 시스템의 개발이 주요 이슈가 되고 있다. 이는 영상을 이용한 시스템의 경우 설치비용이 기존 시스템들에 비해 엄청나게 저렴하다는 것과 설치하는 기간 중에도 교통의 흐름을 거의 방해하지 않고 설치가 가능하다는 장점을 가지고 있기 때문이다. 본 연구에서는 임베디드 시스템 환경에서 영상 검지기 시스템의 구현을 제안하였다. 전체 시스템은 호스트 컨트롤러 보드부분과 영상처리 보드 부분으로 나뉜다. 호스트 컨트롤러 보드 부분은 전체 시스템의 제어와 외부와의 인터페이스, 그리고 OSD(On Screen Display) 부분을 담당하게 된다. 영상처리 보드 부분은 알고리즘의 적용, 마우스 신호의 베어를 담당하고 있다 그리고 안정적인 호스트 컨트롤러의 보드의 운영을 위해 uC/OS-II 를 호스트 컨트롤러 보드에 포팅하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권3호
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• pp.446-457
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• 2017

In order to reduce the size of frame memory or bus bandwidth, frame memory compression (FMC) recompresses reconstructed or reference frames of video codecs. This paper proposes a novel FMC design based on discrete wavelet transform (DWT) - set partitioning in hierarchical trees (SPIHT), which supports fine-scalable throughput and is area-efficient. In the proposed design, multi-cores with small block sizes are used in parallel instead of a single core with a large block size. In addition, an appropriate pipelining schedule is proposed. Compared to the previous design, the proposed design achieves the processing speed which is closer to the target system speed, and therefore it is more efficient in hardware utilization. In addition, a scheme in which two passes of SPIHT are merged into one pass called merged refinement pass (MRP) is proposed. As the number of shifters decreases and the bit-width of remained shifters is reduced, the size of SPIHT hardware significantly decreases. The proposed FMC encoder and decoder designs achieve the throughputs of 4,448 and 4,000 Mpixels/s, respectively, and their gate counts are 76.5K and 107.8K. When the proposed design is applied to high efficiency video codec (HEVC), it achieves 1.96% lower average BDBR and 0.05 dB higher average BDPSNR than the previous FMC design.