• 제목/요약/키워드: electrical field

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휴대용 유도탄 체계의 모델링과 성능분석을 위한 실시간 병렬처리 시뮬레이터 (Real-time Parallel Processing Simulator for Modeling Portable Missile System and Performance Analysis)

  • 김병문;정순기
    • 한국컴퓨터정보학회논문지
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    • 제11권4호
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    • pp.35-45
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    • 2006
  • 본 논문에서는 휴대용 회전 유도탄 체계의 모델링과 성능분석에 사용할 수 있는 실시간 병렬처리 시뮬레이터 개발에 대하여 기술한다. 실시간 병렬처리 시뮬레이터는 항공기의 적외선 형상을 만드는 탐색기 에뮬레이터, 실시간 컴퓨터, 시스템 유닛. 유도 조종 장치 및 탐색기 프로세서 등과 같은 하드웨어 실물장치와 실시간 컴퓨터에 내장된 수학적 모델, 6 자유도 모델 및 공력 모델 등을 구현한 응용 소프트웨어 및 호스트 컴퓨터에 내장된 사용자 프로그램 등으로 구성되었다. 실시간 컴퓨터는 병렬로 연결된 여섯 개의 TI사 C-40 프로세서로 설계되었으며, 기계적 장치와 결합된 아날로그 전자회로를 이용하여 탐색기 에뮬레이터를 설계하였다. 시스템 유닛은 구성 요소간의 임피던스 정합 기능과 미세 신호를 처리하며, 시뮬레이터와 실물 유도탄 발사 장치의 연결이 가능하다. 개발된 실시간 병렬처리 시뮬레이터를 휴대용 회전 유도탄의 성능분석 장치로 사용하기 위하여 현장실험을 통한 결과 검증시험을 수행하였다.

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Electrical Transport and Magnetoresistance of La0.67Ca0.33MnO3: Agx (x = 0, 0.1, 0.2, 0.3, 0.4) Composites

  • Gencer, H.;Pektas, M.;Babur, Y.;Kolat, V.S.;Izgi, T.;Atalay, S.
    • Journal of Magnetics
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    • 제17권3호
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    • pp.176-184
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    • 2012
  • The structural, magnetic and magnetotransport properties of $La_{0.67}Ca_{0.33}MnO_3$: $Ag_x$ (x = 0, 0.1, 0.2, 0.3 and 0.4) composites were investigated systematically. X-ray and EDX analysis indicated that Ag is not substituted into the main $La_{0.67}Ca_{0.33}MnO_3$ phase and remains an additive to the second phase at the grain boundary. The Curie temperature first decreased from 269 K for x = 0 to 257 K for x = 0.1 and then remained nearly unchanged with increasing Ag content. For the x > 0.1 samples, a second transition temperature ($T_{MI2}$) was observed in the resistance curves. At temperatures below 150 K, a significant enhancement in MR was observed while high temperature MR decreased with increasing Ag content. The maximum MR was observed to be 55% in the x = 0.4 sample at 10 K and a 6T magnetic field, this value is larger than that of pure $La_{0.67}Ca_{0.33}MnO_3$ (53% at 265 K and 6 T). In addition, at low fields (H < 1T), a sharp increase in the MR was observed.

금속 표면의 전위가 표면 플라즈몬 공명 특성에 미치는 영향에 대한 연구 (Study of the Dependence of the Electric Potential on Surface Plasmon Resonance Characteristics)

  • 정인태;권주성;박영준
    • 한국광학회지
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    • 제25권2호
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    • pp.95-101
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    • 2014
  • 표면 플라즈몬 공명 (SPR) 센서에서 금속 전극에 전압을 걸었을 경우, 표면에 여기 되는 전기장에 의해 전하가 쌓이게 된다. 이는 금속 표면의 광학적 성질과 표면 플라즈몬 공명 각도의 변화를 야기시킨다. 본 논문에서는 그에 대한 검증을 위해 다양한 산도 조건의 수용액 하에서 금속에 전압을 걸었을 때의SPR 각도 변화를 측정하였고, 누적 전하량과 공명 각도에 대한 의존성을 그렸을 때 수용액의 산도에 관계없이 일치함을 확인 하였다. 이 관계를 설명하는 기존의 공간전하층(SCL) 모델과 비교해보고 실험결과와 어긋나는 부분과도 잘 맞는 수정된 SCL 모델을 제시하였다. 이 결과는 표면 플라즈몬 공명 센서의 응용과 금속박막의 광학적 성질에 대한 연구에 기여할 거라 기대된다.

Smart grid and nuclear power plant security by integrating cryptographic hardware chip

  • Kumar, Niraj;Mishra, Vishnu Mohan;Kumar, Adesh
    • Nuclear Engineering and Technology
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    • 제53권10호
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    • pp.3327-3334
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    • 2021
  • Present electric grids are advanced to integrate smart grids, distributed resources, high-speed sensing and control, and other advanced metering technologies. Cybersecurity is one of the challenges of the smart grid and nuclear plant digital system. It affects the advanced metering infrastructure (AMI), for grid data communication and controls the information in real-time. The research article is emphasized solving the nuclear and smart grid hardware security issues with the integration of field programmable gate array (FPGA), and implementing the latest Time Authenticated Cryptographic Identity Transmission (TACIT) cryptographic algorithm in the chip. The cryptographic-based encryption and decryption approach can be used for a smart grid distribution system embedding with FPGA hardware. The chip design is carried in Xilinx ISE 14.7 and synthesized on Virtex-5 FPGA hardware. The state of the art of work is that the algorithm is implemented on FPGA hardware that provides the scalable design with different key sizes, and its integration enhances the grid hardware security and switching. It has been reported by similar state-of-the-art approaches, that the algorithm was limited in software, not implemented in a hardware chip. The main finding of the research work is that the design predicts the utilization of hardware parameters such as slices, LUTs, flip-flops, memory, input/output blocks, and timing information for Virtex-5 FPGA synthesis before the chip fabrication. The information is extracted for 8-bit to 128-bit key and grid data with initial parameters. TACIT security chip supports 400 MHz frequency for 128-bit key. The research work is an effort to provide the solution for the industries working towards embedded hardware security for the smart grid, power plants, and nuclear applications.

Ka 대역 고출력 고효율 도파관 공간 결합기 설계 및 제작 (Design and fabrication of Ka-band high power and high efficiency waveguide spatial combiner)

  • 김효철;조흥래;이주흔;이덕재;안세환;이만희;주지한;김홍락
    • 한국인터넷방송통신학회논문지
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    • 제21권5호
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    • pp.19-26
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    • 2021
  • 본 논문에서는 고출력 저손실의 도파관 공간결합 구조를 제안하였다. 제안하는 공간결합구조는 각 포트의 중심에서 원형 도파관을 통해 결합하는 방식으로 구현 하였다. 특히 도파관의 모드 중 전송 선로 손실이 가장 적은 TE01모드를 이용하여 저 손실을 구현하고, 새로운 모드 변환 방식을 적용하여 소형화를 이루었다. 또한 전계 분석을 통해 새로운 모드 변환 구조의 절연 파괴 전압을 계산하여 고출력에 적합함을 확인하였다. 최종 8-way 도파관 공간 결합기를 설계, 제작하여 삽입 손실은 0.4dB 이하 결합효율 97% 이상의 결과를 얻어 평면 결합 방식 대비 전기적 성능이 매우 우수함을 확인하였다.

자율주행자동차의 안전 및 보안을 위한 설계 및 검증 표준: ISO/TR 4804 (Design and Verification Standard for Safety and Cybersecurity of Autonomous Cars: ISO/TR 4804)

  • 이성수
    • 전기전자학회논문지
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    • 제25권3호
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    • pp.571-577
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    • 2021
  • 본 논문에서는 자율주행자동차의 안전성 및 보안성을 보장하기 위해서 설계하고 검증하는 방법을 규정한 국제 표준인 ISO/TR 4804에 대해 다룬다. ISO/TR 4804는 자율주행자동차가 (1) 인간 운전자보다 훨씬 더 안전하고 (2) 타당하지 않은 위험이 없도록 하는 것을 목표로 하며, 이를 위해 12개의 안전성 및 보안성 원칙을 제시한다. 설계 과정에서는 (1) 안전성 및 보안성 원칙을 달성하는데 필요한 13개의 역량, (2) 이 역량을 수행하기 위해 필요한 하드웨어 및 소프트웨어 요소, (3) 이 요소를 결합한 논리적, 일반적인 아키텍쳐 등을 규정한다. 검증 과정에서는 (1) 안전성 및 보안성을 검증하기 위한 5개의 과업, (2) 이 과업을 완수하기 위한 테스트 목표, 플랫폼, 솔루션, (3) 시뮬레이션 방법 및 필드 운영 방법, (4) 하드웨어 및 소프트웨어 요소의 검증 방법 등을 규정한다. 특히 심층 신경망을 하나의 소프트웨어 요소로 간주하고, 심층 신경망이 적용된 자율주행자동차를 설계하고 검증하는 방법을 규정한다.

자율주행자동차를 위한 안전성 평가 표준: UL 4600 (Evaluation Standard for Safety of Autonomous Cars: UL 4600)

  • 이성수;임상혁
    • 전기전자학회논문지
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    • 제25권3호
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    • pp.565-570
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    • 2021
  • 본 논문에서는 자율주행자동차의 안전성을 보장하기 위해 새로 개발된 국제 표준인 UL 4600에 대해 다룬다. 자동차 안전성 분야의 기존 표준인 ISO 26262와 ISO/PAS 21448 등은 자율주행자동차에 적용되기에 상당한 제한이 있는데 UL 4600은 새로운 접근 방식을 통해 자율주행자동차에 적용이 가능하다. 기존 표준은 안전을 보장하기 위한 다양한 기술적 확인 조건을 구체적으로 표준에 적시하고 제조사가 이를 지켰는지를 인증하도록 하는데 비해 UL 4600은 자율주행자동차가 왜 안전한지를 제조사가 설명하고 증명하도록 한다. 즉, UL 4600은 (1) 시스템이 설계될 때 가정된 특정 운행 환경에서 (2) 안전성을 보장하기 위한 주장을 설정하고 (3) 이 주장을 만족하는데 필요한 논증을 제시하며 (4) 이 논증을 실제적으로 증명할 수 있는 증거를 제시하도록 한다. UL 4600은 특정 설계나 특정 기술을 요구하지 않으므로 기술 중립적이며 제조사에게 수단 방법과 관계 없이 안전 목표를 증명할 것만 요구한다. 또한 UL 4600은 자율주행자동차를 운용하면서 발생한 다양한 사례를 피드백 루프를 통해 표준 내에 수용하며, 이를 통해서 표준 제정 단계에서는 알 수 없는 다양한 위험에 효과적으로 대응할 수 있다.

연속 웨이블릿 변환을 사용한 비프로파일링 기반 전력 분석 공격 (Non-Profiling Power Analysis Attacks Using Continuous Wavelet Transform Method)

  • 배대현;이재욱;하재철
    • 정보보호학회논문지
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    • 제31권6호
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    • pp.1127-1136
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    • 2021
  • 전력 분석 공격에서 소비 전력 파형의 잡음과 정렬 불량은 공격 성공 여부를 좌우하는 주요한 요인이다. 따라서 이를 완화하기 위한 여러 연구가 수행되고 있으며 웨이블릿 변환 기반의 신호처리 방법도 그중 하나이다. 대부분의 웨이블릿을 사용한 연구에서는 파형 압축할 수 있는 이산 웨이블릿 변환을 사용해 왔는데, 그 이유는 연속 웨이블릿변환 기법이 선택된 스케일의 개수에 따라 데이터 크기 및 분석 시간이 증가할 뿐만 아니라 효율적인 스케일 선택 방법도 없기 때문이다. 본 논문에서는 전력 분석 공격에 최적화된 연속 웨이블릿 변환의 효율적인 스케일 선택 방법을 제안하며 이를 이용해 파형을 인코딩할 경우 분석 성능이 크게 향상될 수 있음을 보인다. 비프로파일링 공격인 CPA(Correlation Power Analysis) 및 DDLA(Differential Deep Learning Analysis) 공격 실험 결과, 제안하는 방법이 잡음 감쇄와 파형 정렬에 효과적임을 확인하였다.

전기자동차 충전기의 누전차단기 감도 전류 Trip 방지를 위한 Joule Heating 시뮬레이션 방안연구 (A Study on Joule Heating Simulation Method to Prevent Sensitivity Current Trip of Electric Vehicle Charger)

  • 이병국;어익수
    • 한국산학기술학회논문지
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    • 제22권4호
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    • pp.150-159
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    • 2021
  • 본 논문에서는 충전 시 발생하는 누전차단기 Trip으로 충전 중단에 의한 전기자동차 사용자의 불편함을 방지하기 위한 것이다. 현장 사례연구로 충전기 고장(failure) 유형, 차종별 누설전류 측정실험, 누전차단기 동작 실험 시 여름철 충전기 내부 온도가 60 ℃이상까지 상승하여 누전차단기가 정격 감도 전류의 80%에서 Trip으로 충전 중단됨을 확인하였다. Joule Heating 모델링을 통하여 32A 전류를 초기 시간 t=0 (s)의 기준온도 30℃에서 통전하여 t=3000 (s)경과 후에는 누전차단기 충전부 주위에서 발열이 32.4℃까지 증가함을 시뮬레이션으로 확인하였으며, 통계 검증 tool을 활용하여 온도 및 시간(s) 요인이 발생 열량에 상관관계 0.97로 검증되었다. 본 논문의 연구 실험 결과는 충전기 기구 물 개발 시 충전케이스의 재질, 내부 배선의 배치, 유전 매질에 따른 Joule Heating 시뮬레이션 수행으로 여름철 충전기 내부 온도 상승에 의한 누전차단기 감도 전류 Trip을 방지할 수 있음을 알 수 있었다.

선택적 산화 방식을 이용한 핀 채널 MOSFET의 소스/드레인 저항 감소 기법 (Reduction of Source/Drain Series Resistance in Fin Channel MOSFETs Using Selective Oxidation Technique)

  • 조영균
    • 융합정보논문지
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    • 제11권7호
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    • pp.104-110
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    • 2021
  • 본 핀 채널 전계 효과 트랜지스터에서 낮은 소스/드레인 직렬 저항을 위한 새로운 선택적 산화 방식을 제안하였다. 이 방법을 이용하면, gate-all-around 구조와 점진적으로 증가되는 형태의 소스/드레인 확장영역을 갖는 핀 채널 MOSFET를 얻을 수 있다. 제안된 트랜지스터는 비교 소자에 비해 70% 이상의 소스/드레인 직렬 저항의 감소를 얻을 수 있다. 또한, 제안된 소자는 단채널 효과를 억제하면서도 높은 구동 전류와 전달컨덕턴스 특징을 보인다. 제작된 소자의 포화전류, 최대 선형 전달컨덕턴스, 최대 포화 전달컨덕턴스, subthreshold swing, 및 DIBL은 각각 305 ㎂/㎛, 0.33 V, 13.5 𝜇S, 76.4 𝜇S, 78 mV/dec, 62 mV/V의 값을 갖는다.