• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 하계학술대회 논문집 Vol.9
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• pp.264-264
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• 2008

We fabricated a pentacene thin-film transistor with a Polymer/$SiO_2$ Double Gate Dielectrics and obtained a device with better electrical characteristics. This device was found to have a field-effect mobility of $0.04cm^2$/Vs, a threshold voltage of -2V, an subthreshold slope of 1.3 V/decade, and an on/off current ratio of $10^7$.

• 대한전자공학회논문지
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• 제22권6호
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• pp.53-57
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• 1985

APCVD SiO2 또는 PSG 및 PECVD SiN막으로 구성된 이중 또는 삼중층의 반도체 표면보호막 구조의 특성을 층배합방법, 두께 등이 다른 여러 경우에 대하여 비교분석하였다. 문턱전압의 변동, 크랙 및 핀·홀의 발생, 내습성 등의 성질을 검토한 결과, 4,000Å 이상의 두께를 가진 PSG막과 6,000Å 두께의 SiN막으로 된 이중층이 표면보호막 구조로 가장 적합하다는 결론을 얻었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제4권1호
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• pp.1-11
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• 2004

A FinFET, a novel double-gate device structure is capable of scaling well into the nanoelectronics regime. High-performance CMOS FinFETs , fully depleted silicon-on-insulator (FDSOI) devices have been demonstrated down to 15 nm gate length and are relatively simple to fabricate, which can be scaled to gate length below 10 nm. In this paper, some of the key elements of these technologies are described including sub-lithographic pattering technology, raised source/drain for low series resistance, gate work-function engineering for threshold voltage adjustment as well as metal gate technology, channel roughness on carrier mobility, crystal orientation effect, reliability issues, process variation effects, and device scaling limit.

• 한국정보통신학회논문지
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• 제10권9호
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• pp.1648-1653
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• 2006

이 연구에서는 해석학적 전류-전압 모델을 이용하여 DGMOSFET(Double Gate MOSFET)의 전송특성을 분석하였다. MOSFET의 게이트길이가 100nm이하로 작아지면 산화막두께가 1.5m이하로 작아져야만하고 채널의 도핑이 매우 증가하기 때문에 소자의 문턱전압변화, 누설전류의 증가 등 다양한 문제가 발생하게 된다 이러한 문제를 조사하기 위하여 해석학적 전류-전압 모델을 이용하여 소자의 크기를 변화시키면서 전류-전압특성을 조사하였다 소자의 크기를 변화시키면서 해석학적 전류-전압 모델의 타당성을 조사하였으며 온도 변화에 대한 특성도 비교 분석하였다. 게이트 전압이 2V에서 77K의 전류-전압 특성이 실온에서 보다 우수하다는 것을 알 수 있었다.

• 방송공학회논문지
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• 제21권6호
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• pp.929-943
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• 2016

본 논문에서는 인지 화질을 고려하기 위해 S-JND 모델 기반의 율 제어 알고리즘을 제안한다. 제안하는 율 제어 알고리즘은 인간이 가지는 시각 시스템의 특징을 반영하기 위하여 시각적 민감도와 시각적 관심도를 동시에 반영할 수 있도록 제작된 S-JND (Saliency-Just Noticeable Difference) 모델을 사용한다. 율 제어 알고리즘을 통해 비트를 분배하는 과정에서 픽쳐 내에 존재하는 각 CTU (Coding Tree Unit)가 가지는 S-JND threshold를 구한다. 각 CTU의 threshold는 적응적으로 적절한 비트를 분배하는데 사용되고, 따라서 제안하는 비트 분배 모델은 인지 화질을 향상 시킬 수 있다. 제안하는 방법의 성능 검증을 위해서 제안하는 방법을 HM 16.9에 구현하였으며, CTC (Common Test Condition) RA (Random Access), Low-delay B와 Low-delay P의 경우에 Class B와 Class C 영상들에 대해 실험 하였다. 실험 결과, 제안하는 방법은 기존 율 제어 알고리즘 대비 평균 2.3%의 비트율이 감소했고 BD-PSNR은 약 0.07dB 향상이 있었으며 비트 정확도 또한 0.06% 정도 증가하였다. DSCQS (Double Stimulus Continuous Quality Scale) 방법으로 측정한 결과, 제안하는 방법은 기존 방법 대비 0.03 MOS (Mean Opinion Score) 향상을 보였다.

• 전기전자학회논문지
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• 제24권1호
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• pp.161-169
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• 2020

무선충전기, USB 타입-C 등의 응용에 사용되는 MCU 칩은 제조 원가를 줄이기 위해 3~5개의 추가 공정 마스크가 필요한 DP-EEPROM(Double Poly EEPROM)보다는 추가 마스크가 한 장 이내이면서 메모리 셀 사이즈가 작은 MTP(Multi-Time Programmable) 메모리가 요구된다. 그리고 E/P(Erase/Program) cycling에 따른 MTP 메모리 셀의 endurance 특성과 데이터 retention 특성을 좋게 하기 위해서 V_TP(Program Threshold Voltage)와 V_TE(Erase Threshold Voltage)의 산포는 좁은 것이 필요하다. 그래서 본 논문에서는 short pulse의 erase와 program pulse를 여러 번 수행하면서 목표 전류와 비교한 뒤 전류스펙을 만족하면 더 이상 program이나 erase 동작을 수행하지 않게 하므로 program V_T 산포나 erase V_T 산포를 줄이는 알고리즘과 current-type BL S/A(Bit-Line Sense Amplifier) 회로, WM(Write Mask) 회로, BLD(BL Driver) 회로를 제안하였다. 매그나칩반도체 0.13㎛ 공정으로 제작된 256Kb MTP 메모리 웨이퍼에서 동작 모드에 맞게 정상적으로 동작하는 것을 확인할 수 있다.

• 전자공학회논문지D
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• 제36D권7호
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• pp.80-91
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• 1999

흡수 회절결자를 가지는 복소결합 다중양자우물 구조의 DFB 레이저가 작은 문턱이득, 좋은 변조 특성 그리고 작은 선폭계수를 보이며 또한 큰 제작 공차를 가지는 최적의 복소 회절격자 구조를 보였다. 이러한 구조를 찾기 위해 확장된 새로운 층 방법을 사용하여 복소 결합계수와 복소결합계수비를 계산하였으며 흡수 회절격자 층에서의 모달 손실을 포함하는 문턱이득을 직각사각형과 사다리꼴 회절격자에 대하여 계산하였다. 제안된 여러 구조에 대한 계산 결과의 비교를 통하여 작은 문턱이득과 큰 제작 공차를 얻기 위한 설계 지침을 얻었다. 제안된 여러 구조 중에서 이중 회절격자 층 방법을 이용한 구조중 흡수 회절격자가 윗층에 있는 구조가 복소 결합계수의 크기와 문턱이득에 대한 제작 공차가 가장 컸다. 복소결합계수비에 대한 제작 공차는 모든 구조에서 매우 큰 값을 가지고 있어 회절격자 설계시 중요한 고려 대상이 아님을 볼 수 있었다.

• 한국정보통신학회논문지
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• 제16권6호
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• pp.1260-1265
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• 2012

본 연구에서는 가우스분포함수의 형태에 따라 DGMOSFET에 스켈링이론을 적용하였을 때 문턱전압이하특성의 변화를 분석하고자 한다. 포아송방정식의 분석학적 해를 구할 때 사용하는 전하분포함수에 가우시안 함수를 적용함으로써 보다 실험값에 가깝게 해석하였으며 이때 가우시안 함수의 변수인 이온주입범위 및 분포편차에 대하여 문턱전압이하 특성의 변화를 관찰하였다. 본 연구의 모델에 대한 타당성은 이미 기존에 발표된 논문에서 입증하였으며 본 연구에서는 이 모델을 이용하여 문턱전압이하 특성을 분석할 것이다. 스켈링이론은 소자파라미터의 변화에 대하여 출력특성을 변함없이 유지하기 위하여 적용하는 이론이다. DGMOSFET에 스켈링이론을 적용한 결과, 가우스함수의 형태에 따라 문턱전압이하 특성이 매우 크게 변화하였으며 특히 문턱전압의 변화는 상대적으로 매우 크게 나타난다는 것을 관찰하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 추계종합학술대회
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• pp.881-883
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• 2005

게이트의 길이가 100nm 이하인 경우에는 절연막의 두께도 1.5nm 이하로 스케일링되며, 도핑농도도 증가하게 되기 때문에 소자의 문턱전압 변화, 게이트 절연막의 터널링에 의한 허용치 이상의 누설전류의 발생 등 여러 가지 문제점이 발생될 수 있다. SiO$_2$ 유전체는 1.5nm 두께 이하에서 터널링 전류가 1A/cm$^2$ 이상이 될 것으로 예상되므로, 게이트 절연막으로 사용될 수 없다. 본 연구에서는 이러한 터널링에 의한 누설전류의 영향을 줄이기 위하여 더블게이트 MOSFET(DGMOSFET)를 고안하였다. SiO$_2$ 유전체의 두께가 1nm이하에서도 이러한 누설전류의 영향을 줄일 수 있게 되었다. 그러나 나노 크기의 소자를 개발하기 위해서는 유전율이 매우 큰 게이트 절연체가 개발되어야 한다.

• 한국산학기술학회논문지
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• 제10권7호
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• pp.1489-1496
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• 2009

비정질 인듐-갈륨-아연 산화물 박막트랜지스터를 모델링 하여서, 능동층의 구조, 두께, 평형상태의 전자밀도에 대응하는 박막트랜지스터의 특성을 연구하였다. 단일 능동층 박막트랜지스터의 경우, 능동층이 얇을 때 높은 전계효과이동도를 보였다. 문턱전압의 절대값은 능동층의 두께가 20 nm일 때 최저치를 보였으며, 문턱전압이하 기울기는 두께에 대한 의존성을 보이지 않았다. 복층구조 능동층의 경우, 하부의 능동층이 높은 평형상태 전자밀도를 가질 때보다 우수한 스위칭 특성을 보였다. 이 경우에도 능동층의 두께가 얇을 때에 높은 전계효과 이동도를 보였다. 높은 평형상태 전자밀도의 능동층의 두께를 증가시키면 문턱전압은 음의 방향으로 이동하였다. 문턱전압이하 기울기는 능동층의 구조에 대하여 특별한 의존성을 보이지 않았다. 이상과 같은 데이터는 산화물반도체 박막트랜지스터 능동층의 구조, 두께, 도핑비율을 최적화함에 효과적으로 사용될 것으로 기대된다.