• 전자공학회논문지
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• 제53권2호
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• pp.27-35
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• 2016

본 논문에서는 위상고정루프를 이용한 낮은 지터 성능을 갖는 스마트 오디오 디바이스용 이중출력 주파수 합성기를 제안하였다. 제안하는 주파수 합성기는 1.8 V 동부 $0.18-{\mu}m$ CMOS 공정을 이용하여 설계하였다. 다양한 오디오 샘플링 주파수를 출력하기 위해 3차 시그마-델타 모듈레이션을 이용하여 fraction-N 디바이더를 설계하였다. 오디오 반도체에서 요구되는 낮은 지터 성능을 만족 시키기 위해 인-밴드 잡음을 분석, 최적화 하였다. $0.6mm^2$의 칩 사이즈를 가지고 0.6 MHz-200 MHz의 출력 주파수를 갖는다. 모든 모드에서 측정된 지터는 11.4 ps-21.6 ps 이다.

• 조명전기설비학회논문지
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• 제28권12호
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• pp.65-73
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• 2014

In this paper, the detection scheme of the voltage variation using a two difference voltage is proposed. The conventional sag detector is from a single-phase digital phase-locked loop (DPLL) that is based on a d-q transformation using an all-pass filter (APF). The APF generates a virtual q-axis voltage component with $90^{\circ}$ phase delay but the APF cannot generate the virtual q-axis voltage depending on the phase of the grid voltage. To overcome the problem, q-axis voltage component is generated from difference between the current and previous value of d-axis voltage component in the stationary reference frame. However, the difference voltage around the zero crossing is not enough to detect the voltage sag. Therefore, the new detection scheme using the two difference voltage which can detect the sag around the zero crossing voltage is proposed.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2007년도 하계학술대회 논문집
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• pp.441-443
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• 2007

In this paper, The authors design the current controller which independently control the d, q axis current transformed by the synchronously rotating d, q axis and a Space Vector Pulse Width Modulation(SVPWM) to steadily control the output DC-Link voltage against the variable load of the three phase PWM converter. Also, This study improves the high power factor, stability, and rapid response by the phase angle control using the digital Phase Locked Loop(PLL).

• 한국통신학회논문지
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• 제24권8A호
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• pp.1252-1258
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• 1999

본 논문에서는 10-MHz 대역폭을 갖는 무선가입자망용 중간주파수 아날로그 IC 설계에 관하여 논한다. 본 IC는 RF 부와 MODEM사이에서 인터페이스 역할을 하며, 수신 단에서는 중간주파수 신호를 기저대역으로 저역변환을 하고 송신 단에서는 기저대역 신호를 중간주파수 신호로 바꾸어 준다. 본 회로는 이득조절증폭기, 위상잠금회로, 저역통과필터, 아날로그-디지털 및 디지털-아날로그 변환기로 구성된다. 위상잠금회로에서 전압발진기 및 분주기, 위상비교기, 전하펌핑회로는 동일 칩 안에 구현하였고, 외부소자로는 루프필터용 소자와 LC 탱크 소자만이 사용되었다. 본 IC는 0.6-$\mu\textrm{m}$ CMOS 공정에 의하여 제작되었고, 전체 크기는 4 mm $\times$ 4 mm 이며, 3.3 V에서 약 57mA를 소모하였다.

• 한국통신학회:학술대회논문집
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• 한국통신학회 1986년도 추계학술발표회 논문집
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• pp.28-34
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• 1986

The frequency synthesizer for Fast Frequency Hopping System musy be capable of a fast tuning with a small step frequency over wide band. The most conventional frequency synthesizer that uses the phase locked loop (PLL) enables the wide band problem but have a poor side of the low resolution and the transient response. In this paper, we have discussed the experimental results of a direct digital frequency synthesizer which can be applicable to the Fast Frequency Hopping System, using digital-to-analoq (D/A)conversion techniques. With this system we can find the merits of a fine resolution and the possibility of a fast tuning leaving the problems of transent frequency.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권4호
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• pp.415-424
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• 2016

This paper describes a high data rate proximity transmitter design for high resolution smartphone-mirrored display applications. A 2 Gb/s transmitter is designed with a low transmission power of -70 dBm/MHz and a wide bandwidth of nearly 3 GHz. A digital pre-correction method is employed in the transmitter to mitigate the inter-symbol interference problem. A carrier-based digital pulse shaping and a reconfigurable digital envelope generation methods are employed for robust operation by utilizing 20 phases from a 2 GHz phase-locked loop. A 6.5-9.5 GHz transmitter implemented in 65 nm CMOS achieves the maximum data rate of 2 Gb/s, consuming only 7.6 mW from a 1 V supply.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권3호
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• pp.334-341
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• 2015

This research outlines the design of a HR-TDC (High Resolution Time-to-Digital Converter) for high data rate communication systems using a $0.18{\mu}m$ CMOS process. The coarse-fine architecture has been adopted to improve the resolution of the TDC. A two-stage vernier time amplifier (2S-VTA) was used to amplify the time residue, and the gain of the 2S-VTA was larger than 64. The error during time amplification was compensated using two FTDCs (Fine-TDC) with their outputs. The resolution of the HR-TDC was 0.15 ps with a 12-bit output and the power consumption was 4.32 mW with a 1.8-V supply voltage.

• 한국음향학회지
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• 제24권1호
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• pp.11-20
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• 2005

본 논문에서는 PLL (Phase Locked Loop)없이 동작할 수 있는 S/PDIF (Sony Philips Digital Interface) 수신기의 연구에 관하여 다룬다. 현재 대부분의 오디오 장치와 오디오 프로세서에서 S/PDIF 수신기가 사용되고 있음에도 불구하고, 국내에서는 이에 관한 연구가 많지 않은 실정이다. 현재 사용되고 있는 S/PDIF 수신용 상용 DAC(Digital-to-Analog Converters) 칩들은 모두 내부에 PLL 회로를 포함하고 있다. PLL 회로는 S/PDIF 디지틸 신호로부터 클럭 정보를 뽑아내고 클럭과 입력 신호간의 동기화를 맞추는 역할을 한다. 그러나, PLL 회로는 "아날로그 회로"라는 특성 때문에 VLSI (Very Large Scale Integrated Ciruits)회로의 SOCs (System On Chips)설계에 있어 많은 어려움을 야기한다. 본 논문에서는 PLL 회로 없이 순수 디지털 회로로만 구현된 S/PDIF 수신기를 제안하였다. 제안된 수신기의 핵심 아이디어는 16 MHz의 기본 클럭과 S/PDIF 신호의 속도비를 이용한다는 것이다. 본 논문에서는 수십만개의 S/PDIF 입력 신호에 대한 디코딩 확인 후, PLL같은 아날로그 회로 없이 순수 디지틸 회로만으로 S/PDIF 수신기를 설계할 수 있음을 확인하였다. 제안된 S/PDIF 수신기는 SOC 설계용 If로서 활용될 수 있을 것으로 본다.

• 한국항해항만학회지
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• 제30권10호
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• pp.847-853
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• 2006

본 논문에서는 부성저항 특성을 갖는 발진기 이론을 적용하여 직렬 궤환형 유전체 공진 발진기를 구성하고 바랙터 다이오드를 삽입하여 전압 제어 유전체 공진 발진기를 제작한 후, 샘플링 위상 비교기와 루프 필터를 결합한 PLL 방식을 도입하여 고안정 주파수 발생기인 위상고정 유전체 공진형 발진기를 설계 및 제작하였다. 설계 제작한 PLDRO는 주파수 12.05 GHz에서 13.54 dBm의 출력 전력을 얻었으며, 이때의 주파수 가변 동조 범위는 중심 주파수에서 약 ${\pm}7.6 MHz$ 이며, 전력 평탄도는 0.2 dBm으로서 매우 우수한 선형 특성 결과를 얻었다. 또한 데이터 전송시 오율특성에 상당한 영향을 미치는 위상 잡음은 반송파로부터 100 kHz 떨어진 offset 지점에서 -114.5 dBc/Hz을 얻었다. 고조파 억압 특성은 2 차 고조파에서 -41.49 dBc 이하의 특성을 나타내었다. 이러한 특성은 위상고정을 하기 전의 전압 제어 발진기보다 더욱 향상된 특성을 보였으며, 종전의 PLDRO보다 위상 잡음과 전력 평탄도면을 개선시킬 수가 있었다.

• Journal of Electrical Engineering and Technology
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• 제6권5호
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• pp.658-665
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• 2011

In the present paper, a novel fast peak detector for single- or three-phase unsymmetrical voltage sags is proposed. The proposed detector is modified from a single-phase digital phase-locked loop based on a d-q transformation using an all-pass filter (APF). APF generates a virtual phase with $90^{\circ}$ phase delay. However, this virtual phase cannot reflect a sudden change of the grid voltage in the moment of voltage sag, which causes a peak value to be significantly distorted and to settle down slowly. Specifically, the settling time of the peak value is too long when voltage sag occurs around a zero crossing, such as phase $0^{\circ}$ and $180^{\circ}$. This paper describes the operating principle of the APF problem and proposes a modified all-pass filter (MAPF) to mitigate the inherent APF problem. In addition, a new fast peak detector using MAPF is proposed. The proposed detector is able to calculate a peak value within 0.5 ms, even when voltage sag occurs around zero crossing. The proposed fast peak detector is compared with the conventional detector using APF. Results show that the proposed detector has faster detection time in the whole phase range. Furthermore, the proposed fast peak detector can be effectively applied to unsymmetrical three-phase voltage sags. Simulation and experimental results verify the advantages of the proposed detector and MAPF.