• 한국ITS학회 논문지
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• 제7권6호
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• pp.63-69
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• 2008

RF 송수신기 설계 분야에서 활발하게 연구하고 있는 융복합 단일칩 설계 기술은 차내 무선망을 위한 차량 무선 단말기에도 적용 가능하며, 이의 실현을 통하여 좀 더 경제적이고 소형화된 차내 융복합 시스템을 구현할 수 있다. 제안된 광대역 전압제어 발진기는 차내 무선망에 사용할 수 있는 표준인 CDMA, PCS, GSM850, 끌림, WCDMA, WLAN, Bluetooth, WiBro, S-DMB, DSRC, GPS, DVB-H/DMB-T/H(L Band) 등의 주파수 대역을 만족시킬 수 있도록 제안된 frequency planning을 따른다. 또한, cross-coupled된 트랜지스터 한 쌍과 MOS varactor에 PMOS를 채택함과 동시에, capacitor array에서는 differential 스위칭을 사용함으로써 위상잡음을 개선하였다. 측정결과, $5.3{\sim}6.0\;mW$의 전력을 소모하며, 주파수 대역은 $4.05{\sim}5.62\;GHz$ (33%의 tuning range)이고 위상잡음은 1 MHz의 offset 주파수에서 -117.16 dBc/Hz이며 이때 figure of merit (FOM)은 $180.5{\sim}180.8$이다.

• Journal of electromagnetic engineering and science
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• 제10권1호
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• pp.35-38
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• 2010

A fully integrated parallel-coupled 6-GHz quadrature voltage-controlled oscillator (QVCO) has been designed. The symmetrical parallel-coupled quadrature VCO is implemented using 0.13-${\mu}m$ CMOS process. The measured phase noise is -101.05 dBc/Hz at an offset frequency of 1 MHz. The tuning range of 710 MHz is achieved with a control voltage ranging from 0.3 to 1.4 V. The average output phase error is about $1.26^{\circ}$ including cables and connectors. The QVCO dissipates 10 mA including buffer from the 1.5 V supply voltage. The output characteristic of the differential injection-locked frequency divider (DILFD), which has similar topology to the QVCO, is presented.

• Journal of electromagnetic engineering and science
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• 제17권2호
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• pp.98-104
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• 2017

This work describes the development and comparison of two phase-locked loops (PLLs) based on a 65-nm CMOS technology. The PLLs incorporate two different topologies for the output voltage-controlled oscillator (VCO): LC cross-coupled and differential Colpitts. The measured locking ranges of the LC cross-coupled VCO-based phase-locked loop (PLL1) and the Colpitts VCO-based phase-locked loop (PLL2) are 119.84-122.61 GHz and 126.53-129.29 GHz, respectively. Th e output powers of PLL1 and PLL2 are -8.6 dBm and -10.5 dBm with DC power consumptions of 127.3 mW and 142.8 mW, respectively. Th e measured phase noise of PLL1 is -59.2 at 10 kHz offset and -104.5 at 10 MHz offset, and the phase noise of PLL2 is -60.9 dBc/Hz at 10 kHz offset and -104.4 dBc/Hz at 10 MHz offset. The chip sizes are $1,080{\mu}m{\times}760{\mu}m$ (PLL1) and $1,100{\mu}m{\times}800{\mu}m$ (PLL2), including the probing pads.

• 한국정밀공학회지
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• 제23권8호
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• pp.64-71
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• 2006

In this paper, a uniform speed controller for an ultrasonic rotary motor is developed using the phase-difference method. The phase difference method uses traveling waves to drive the ultrasonic motor. The traveling waves are obtained by adding two standing waves that have a different phase to each other. A compact phase-difference driver system is designed and integrated by combining VCO(Voltage Controlled Oscillator) and phase shifter. Theoretically the relationship between the phase difference in time and the rotational speed of the ultrasonic motor is sine function, which is verified by experiments. Then a series of experiments under various loading conditions are conducted to characterize the motor's performance that is the relationship between the speed and torque. Proportional-integral control is adopted for the uniform speed control. The proportional control unit calculates the compensating phase-difference using the rotating speed which is measured by an encoder and fed back. Integral control is used to eliminate steady-state errors. Differential control for reducing overshoot is not used since the response of ultrasonic motor is prompt due to its low inertia and friction-driving characteristics. The developed controller demonstrates reasonable performance overcoming disturbing torque and the changes in material properties due to continuous usage.

• 한국통신학회:학술대회논문집
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• 한국통신학회 2006년도 하계종합학술발표회 논문 초록집
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• pp.260-260
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• 2006

• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2002년도 종합학술발표회 논문집 Vol.12 No.1
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• pp.21-24
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• 2002

This paper presents a fully integrated, wide tuning range differential CMOS voltage-controlled oscillator, tuned by pMOS-varactors. VCO utilizing a novel tuning scheme is reported. Both coarse digital tuning and fine analog tuning are achieved using pMOS-varactors. The VCO were implemented in a 0.18-fm standard CMOS process. The VCO tuned from 1.8㎓ to 2.55㎓ through 2-bit digital and analog input. At 1.8V power supply voltage and a total power dissipation of 8mW, the VCO features a phase noise of -126㏈c/㎐ at 3㎒ frequency offset.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 I
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• pp.270-273
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• 2003

The design, fabrication, and measured result of a 4.7 GHz differential VCO (Voltage Controlled Oscillator) for a 5.2 GHz WLAN (Wireless Local Area Network) applications is presented. The circuit is designed in a 0.35 mm technology employing three metal layers. The design is based on a fully integrated LC tank using spiral inductors. Measured tuning range is 10% of oscillation frequency with a control voltage from 0 to 3.0 V. Oscillation power of $\square$ 2.3 dBm at 4.63 GHz is measured with 21 mA DC current at 3V supply. The phase noise is $\square$ 104.17 dBc/Hz at 1 MHz offset.

• 대한전자공학회논문지SD
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• 제44권6호
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• pp.60-68
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• 2007

발진기를 구성하는 교차결합된 P형 및 N형 트랜지스터의 공통 소스 단자로부터 기본 발진주파수의 이차 고조파 신호를 차동으로 출력하는 전압조정발진기를 제안하였다. 공통소스단자의 임피던스를 최적화하고 발진기를 전압제한영역에서 동작시키면 차동 이차 고조파 신호가 모든 공정/온도/공급전압의 코너에서 진폭차와 위상차가 $0{\sim}1.6dB$ 이고 $+2.2^{\circ}{\sim}-5.6^{\circ}$ 범위 안에서 유지됨을 확인할 수 있었다. 또한 진폭/위상 오차를 보정할 수 있는 임피던스 튜닝 회로도 사용하였다. 제안된 구조를 검증하기 위해 5 GHz 차동 이차고조파를 발생하는 전압조정발진기를 $0.18-{\mu}m$ CMOS 공정을 통해 설계 제작하였다. 이차고조파의 차동출력의 차이인 에러 신호는 임피던스 튜닝 회로를 통하여 -70 dBm이라는 낮은 수준으로 측정되었다. 따라서 CMOS LC 전압조정발진기가 진폭차가 0.34 dB 이고 위상차가 $1^{\circ}$ 인 만족할만한 차동의 이차고조파 신호를 출력하고 있음을 확인하였다.

• Journal of electromagnetic engineering and science
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• 제6권1호
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• pp.18-23
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• 2006

In this paper, we demonstrate a fully integrated X-band image rejection down converter, which was developed using InGaP/GaAs HBT MMIC technology, consists of two single-balanced mixers, a differential buffer amplifier, a differential YCO, an LO quadratue generator, a three-stage polyphase filter, and a differential intermediate frequency(IF) amplifier. The X-band image rejection downconverter yields an image rejection ratio of over 25 dB, a conversion gain of over 2.5 dB, and an output-referred 1-dB compression power$(P_{1dB,OUT})$ of - 10 dBm. This downconverter achieves broadband image rejection characteristics over a frequency range of 1.1 GHz with a current consumption of 60 mA from a 3-V supply.

• 전기전자학회논문지
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• 제26권4호
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• pp.714-721
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• 2022

다중 주파수 클럭 신호를 사용하는 시스템 온 칩(SoC: system on a chip)를 위해 위상 고정 루프(PLL: phase-locked loop) 기반 주파수 합성기가 제안된다. 제안하는 PLL 기반 주파수 합성기는 위상 주파수 검출기(PFD: phase frequency detector), 전하 펌프(CP: charge pump), 루프 필터, 전압 제어 발진기(VCO: voltage-controlled oscillator), 그리고 주파수 분주기로 구현되는 전하 펌프 위상 고정 루프와 에지 컴바이너로 구성된다. PLL은 6개의 차동 지연 셀을 사용하여 VCO에 의해 12 위상 클록을 출력하며, 에지 컴바이너는 PLL의 12상 출력 클럭의 에지 컴바이닝과 주파수 분주를 통해 출력 클럭의 주파수를 합성한다. 제안된 PLL 기반 주파수 합성기는 1.2V 공급전압을 사용하는 55nm CMOS 공정에서 설계된다. 설계된 PLL 기반 주파수 합성기는 주파수가 20.75MHz인 기준 클록에 대해 166MHz, 83MHz 및 124.5MHz의 세 클록 신호를 출력한다.