• 한국음향학회지
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• 제16권3호
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• pp.99-105
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• 1997

이 논문에서는 다중경로 환경하에서 DLL (Delay lock loop)의 동작을 분석하였다. 전체 동작상태는 정상상태 시간오차 확률밀도함수와 MTLL (mean-time-to-lose-lock) 을 이용하여 분석하였다. 그리고 다중경로에서 페이딩 환경에서 지연성분의 존재로 진상-지상 판별함수 S(${\epsilon}$)가 0이 되는 추적 오차점 ${\epsilon}_{0}$가 0이 아님을 보이고, 지연성분의 전력 $g_{2}$, 지연시간 ${\tau}_{d}$의 증가로 인하여 ${\epsilon}_{0}$의 절대값이 증가하며, MTLL의 값이 작아짐을 보였다. 여기에서는 위의 변수들을 이용하여 다중경로 페이딩 환경에서의 시간오차 확률밀도함수와 MTLL을 선형적으로 구하였으며, 다중경로의 영향이 클 경우에는 MTLL은 상당히 낮아짐을 보이고, 이때 진상-지상 오프셋 ${\Delta}$의 증가시킴으로써 MTLL의 값을 증가시킬 수 있다는 것을 관찰하였다. 우리는 먼저 S(${\epsilon}$)가 0이 되는 추적오차점 ${\epsilon}_{0}$을 구하고, 이를 이용하여 진상-지상 판별함수 S(${\epsilon}$)를 선형 근사화시켰으며, 진상-지상 오프셋 ${\Delta}$의 증가에 따른 시간오차 확률밀도함수와 MTLL을 구하고 DDLL의 동작상태를 연구하여, 다중경로의 지연성분에 대한 전력 및 지연시간에 따라 MTLL이 상당히 낮게 되며, 이러한 경우 진상-지상 오프셋 ${\Delta}$을 증가시켜줌으로써 MTLL을 충분히 증가시키고 DLL의 성능을 개선할 수 있다는 결과를 얻었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권4호
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• pp.433-448
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• 2012

A source-synchronous receiver based on a delay-locked loop is presented. It employs a shared global calibration control between channels, yet achieves channel expandability for high aggregate I/O bandwidth. The global calibration control accomplishes skew calibration, equalizer adaptation, and phase lock of all the channels in a calibration period, resulting in the reduced hardware overhead and area of each data lane. In addition, the weight-adjusted dual-interpolating delay cell, which is used in the multiphase DLL, guarantees sufficient phase linearity without using dummy delay cells, while offering a high-frequency operation. The proposed receiver is designed in the 90-nm CMOS technology, and achieves error-free eye openings of more than 0.5 UI across 9-28 inch Nelco4000-6 microstrips at 4-7 Gb/s and more than 0.42 UI at data rates of up to 9 Gb/s. The data lane occupies only $0.152mm^2$ and consumes 69.8 mW, while the rest of the receiver occupies $0.297mm^2$ and consumes 56.0 mW at the 7- Gb/s data-rate and supply voltage of 1.35 V.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권5호
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• pp.459-464
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• 2013

A reset-free anti-harmonic programmable multiplying delay-locked loop (MDLL) that provides flexible integer clock multiplication for high performance clocking applications is presented. The proposed MDLL removes harmonic locking problems by utilizing a simple harmonic lock detector and control logic, which allows this MDLL to change the input clock frequency and multiplication factor during operation without the use of start-up circuitry and external reset. A programmable voltage controlled delay line (VCDL) is utilized to achieve a wide operating frequency range from 80 MHz to 1.2 GHz with a multiplication factor of 4, 5, 8, 10, 16 and 20. This MDLL achieves a measured peak-to-peak jitter of 20 ps at 1.2 GHz.

• 한국위성정보통신학회논문지
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• 제6권1호
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• pp.68-74
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• 2011

본 논문은 GPS L1신호와 갈릴레오 E1 신호를 복합 신호처리를 통한 위치정확도 성능향상 연구결과를 제시하였다. GNSS 수신기에서의 신호획득 및 추적과정의 성능 향상시키기 위해 복수개의 누적기, 판별기 및 루프 필터 모듈을 적용하였고, 소프트웨어 측정 결과와 하드웨어 측정결과를 성능 비교하였다, 또한 추적과정에 대한 성능비교는 정확도와 민감도 측면에서만 다루었으며 갈릴레오 E1 신호처리를 위한 DLL(Delay Lock Loop) 판별기는 power early late 타입을 적용하여 성능을 검증하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.353-356
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• 1999

A 3.3V PLL(Phase Locked loop) is designed for a high frequency, low voltage, and low power applications. This paper proposes a new PLL architecture to improve voltage to frequency linearity of VCO(Voltage controlled oscillator) with new delay cell. The proposed VCO operates at a wide frequency range of 30MHz~1㎓ with a good linearity. The DC-DC voltage up/down converter is utilized to regulate the control voltage of the two-stage VCO. The designed PLL architecture is implemented on a 0.6${\mu}{\textrm}{m}$ n-well CMOS process. The simulation results show a locking time of 2.6$\mu$sec at 1Hz, Lock in range of 100MHz~1㎓, and a power dissipation of 112㎽.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 하계학술대회 논문집 D
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• pp.2637-2639
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• 2002

This paper presents the design and implementation of a baseband Modem using DSP that supports a wireless LAN. It is implemented with DSP and D/A and A/D Converters in baseband and tested without using IF and RF modules. In this paper, we have used the matched filler and DLL(delay lock loop) for synchronization. And the matched filter and the carrier recovery are directly connected. Therefore, the proposed architecture is very simple and the operation of DSP becomes fast.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.963-964
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• 2006

By combining a digital DLL and an analog DLL in 2-stage, an improved DLL is implemented in this paper. The proposed DLL is composed of a RDLL (Register Controlled DLL) and a conventional analog DLL. The phase comparator used in the DLL is built with sense-amp based D flip-flops for high speed operation. The proposed DLL circuits have been designed, simulated in 0.18um, 1.8V TSMC CMOS library. The implemented DLL have demonstrated the fast lock-on time of 1us and low jitter of 72ps.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2007년도 하계종합학술대회 논문집
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• pp.71-72
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• 2007

대역 제한된 DS/SS 시스템의 상관 함수는 최고 값이 나타나는 시점과 함께 이른 또는 늦은 상관시간 옵셋 영역에서 극소 또는 극대로 나타나는 시점을 특징점으로 갖는다. 이 가운데 이른 상관시간옵셋 영역의 상관 함수는 다중경로 신호에 의해 덜 왜곡되기 때문에 이 영역의 상관 함수를 이용해 부호 동기를 추적하여 유지할 수 있다면 EL-DLL (delay lock loop with early minus late discriminator) 보다 추적편이를 줄일 수 있다. 본 논문에 이런 특성을 이용하는 추적편이 완화 기법을 제안하고, 모의실험을 통해 성능을 알아본다.

• 대한전자공학회논문지SD
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• 제42권2호
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• pp.23-30
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• 2005

이 논문에서는 낮은 stand-by power 및 DLL의 재동작 후 fast relocking 구조를 가지는 저전력, 고속 VISI 칩용 DLL(지연 고정 루프) 기반의 다중 클락 발생기를 제안하였다. 제안된 구조는 주파수 곱셈기를 이용하여 주파수 체배가 가능하며 시스템 클락의 듀티비에 상관없이 항상 50:50 듀티비를 위한 Duty-Cycle Correction 구조를 가지고 있다. 또한 DAC를 이용한 디지털 컨트롤 구조를 클락 시스템이 standby-mode에서 operation-mode 전환 후 빠른 relocking 동작을 보장하고 아날로그 locking 정보를 레지스터에 디지털 코드로 저장하기 위해 사용하였다. 클락 multiplication을 위한 주파수 곱셈기 구조로는 multiphase를 이용한 feed-forward duty correction 구조를 이용하여 지연 시간 없이 phase mixing으로 출력 클락의 duty error를 보정하도록 설계하였다. 본 논문에서 제안된 DLL 기반 다중 클락 발생기는 I/O 데이터 통신을 위한 외부 클락의 동기 클락과 여러 IP들을 위한 고속 및 저속 동작의 다중 클락을 제공한다. 제안된 DLL기반의 다중 클락 발생기는 $0.35-{\mu}m$ CMOS 공정으로 $1796{\mu}m\times654{\mu}m$ 면적을 가지며 동작 전압 2.3v에서 $75MHz\~550MHz$ lock 범위와 800 MHz의 최대 multiplication 주파수를 가지고 20psec 이하의 static skew를 가지도록 설계되었다.

• 한국통신학회논문지
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• 제33권1C호
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• pp.86-93
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• 2008

Galileo 시스템은 통신 물리계층으로 직접수열/대역확산(direct sequence/spread spectrum, DS/SS) 시스템을 사용한다. DS/SS 시스템은 수신신호로부터 정보를 복원하기 위해 수신신호의 확산신호와 수신기에서 발생한 확산신호의 동기를 정확하게 결정하고, 유지해야 한다. 이를 위해 DS/SS 시스템은 획득과 추적 단계를 수행해 동기를 맞춘다. 이상적인 환경에서 최적 부호추적기는 EL-DLL이다(delay lock loop with early minus late discriminator). EL-DLL은 정확한 동기시점을 기준으로 확산신호의 상관함수가 정확히 대칭인 특징을 이용해 추적을 수행한다. 그러나 다중경로 신호가 수신되었을 때 상관함수의 대칭성이 왜곡되며, 이로 인해 추적이 완료되어 동기시점을 결정한 후에도 일정한 동기오차가 존재한다. 이처럼 추적기가 동기시점을 결정한 후에도 잔존하는 동기오차를 추적편이라 한다. 이상적인 환경에서 Galileo BOC(1,1) 신호로 변조된 확산신호는 정확한 동기시점에서 최고 값이 나타나며, 이 시점을 기준으로 반 칩(chip) 이른 상관시간 옵셋과 늦은 상관시간 옵셋에서 극소 값을 갖는다. 이때 다중경로신호는 항상 가시신호에 비해 늦게 수신되기 때문에 정확한 동기시점을 기준으로 반 칩 이른 상관 시간 옵셋 주변의 상관 값은 다중경로신호에 의해 크게 왜곡되지 않는 특징을 갖는다. 본 논문은 이 특징을 바탕으로 Galileo BOC(1,1)에 알맞은 추적편이 완화기법을 제안하고, 기존 기법과 제안한 기법의 추적편이 특성을 분석한다.