• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2004년도 춘계종합학술대회
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• pp.583-586
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• 2004

본 논문에서는 2.4 GHz대역에서 54 MbPs 고속 데이터 전송이 가능한 IEEE 802.11g 무선 LAN 시스템에서 사용되는 변조 방식인 CCK(Complementary Code Keying)의 클럭 동기에 대해서 연구했다. 수신단에서는 잡음 또는 페이딩에 의해 클럭 주파수 오차가 발생한다. 이 주파수 오차는 클럭 타이밍 오프셋을 발생시켜 ISI(InterSymbol Intorference)의 원인이 된다. 그러므로 클럭 타이밍 오프셋을 줄이기 위해서는 트렉킹이 필요하다. 본 논문에서는 클럭 트렉킹을 위해 비동기 방식인 DLL(Delay Lock Loop)방식을 이용하여 시뮬레이션을 수행하였다. AWCN 환경과 실외 다중경로 페이딩 채널환경에 대한 지터 분산과 이에 따른 BER 성능을 비교한다.

• 한국통신학회논문지
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• 제36권11C호
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• pp.694-701
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• 2011

본 논문에서는 하나의 수신기로 다중 대역 sine 위상 binary offset carrier (BOC) 신호를 이용할 수 있도록 부상관함수의 적응적 결합에 기반한 다중 대역 sine 위상 BOC 신호 동기화 기법을 제안한다. 구체적으로는 BOC 자기상관함수를 이루고 있는 다수의 부상관함수들을 생성하고, 이를 적응적으로 재결합함으로써 주변첨두가 없는 새로운 상관함수를 획득한다. 마지막으로 delay lock loop에서 사용되는 자기상관함수를 제안한 상관함수로 대체함으로써 주변첨두로 인한 false lock 문제를 해결한다. 제안한 동기화 기법은 모든 sine 위상 BOC 신호에 적용가능하며, 모의실험 결과를 통해 제안한 기법이 기존의 기법들에 비해 더 좋은 tracking error standard deviation(TESD) 성능을 가지는 것을 보인다.

• Journal of information and communication convergence engineering
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• 제3권3호
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• pp.142-145
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• 2005

In this paper, a new programmable DLL (delay locked loop) based clock synthesizer is proposed. DLL has several inherent advantages, such as no phase accumulation error, fast locking and easy integration of the loop filter. This paper proposes a new programmable DLL that includes a PFD(phase frequency detector), a LSI(lock status indicator), and a VCDL(voltage controlled delay line) to generate multiple clocks. It can generate clocks from 3 to 9 times of input clock with $2{\mu}s$ locking time. The proposed DLL operating in the frequency range of 300MHZ-900MHz is verified by the HSPICE simulation with a $0.35{\mu}m$ CMOS process.

• 한국통신학회논문지
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• 제22권3호
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• pp.506-514
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• 1997

In this paper, we implement digital circuit of despreading delay lock loop for GPS receiver. The designed system consists of Epoch signal generator, two 13bit correlators which correlates the received C/A code and the locally generated C/A code in the receiver, the C/A code generator which generates C/A code of selected satellite, and the direct digital clock synthesizer which generates the clock of the C/A code generator to control the phase and clock rate, the clock controller, and the clock divider. The designed circuit has the function of the acquisition and tracking by the autocorrelation characteristics of Gold code. The controller generates each other control signals according to the correlation value. The designed circuit is simulated to verify the logic functional performance. By using the simulator STR-2770 that generates the virtual GPS signal, the deigned FPGA chip is verified the circuit performance.

• JSTS:Journal of Semiconductor Technology and Science
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• 제6권4호
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• pp.264-269
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• 2006

A $0.12GHz{\sim}1.4GHz$ DLL-based clock generator with the capability of multiplied four phase clock generation was designed using a 0.18um CMOS process. An adaptive bandwidth DLL with a regulated supply delay line was used for a multiphase clock generation and a low jitter. An extra phase detector (PD) in a reference DLL solves the problem of the initial VCDL delay and achieves a fast lock time. Twice multiplied four phase clocks were generated at the outputs of four edge combiners, where the timing alignment was achieved using a coarse lock signal and the 10 multiphase clocks with T/8 time difference. Those four clocks were combined one more time using a static XOR circuit. Therefore the four times multiplication was achieved. With a 1.8V supply, the rms jitter of 2.1ps and the peak-to-peak jitter of 14.4ps were measured at 1.25GHz output. The operating range is $0.12GHz{\sim}1.4GHz$. It consumes 57mW and occupies 450*325um2 of die area.

• 대한전자공학회논문지TC
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• 제45권4호
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• pp.9-21
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• 2008

이 논문은 위성항법시스템의 문제점들을 해결하기 위하여 GNSS 기반의 RF 수신단과 고정밀 측위 아키텍처 그리고 고감도 측위 아키텍처를 제안하였다. GNSS 기반의 RF 수신단 모델은 기존 GPS와 향후 사용되어질 갈릴레오의 항법정보데이터를 동시에 수신할 수 있는 구조를 가져야 한다. 따라서 GPS의 L1대역인 1575.42MHz와 갈릴레오의 El대역인 1575.42MHz, E5A대역인 1207.1MHz 그리고 E5B대역인 1176.45MHz를 동시에 수신할 수 있는 다중 밴드로 구성하였다. 고정밀 측위 아키텍처는 기존 상관기 구조가 가지고 있는 Early코드, Prompt코드, Late코드를 사용하는 1/2칩 이격 구조가 아닌 Early_early코드, Early_late코드, Prompt코드, Late_early코드, Late_late 코드 구조의 상관기를 제안하였다. 이렇듯 1/4칩 이격의 상관기 구조를 제안하여, 위성항법시스템으로부터 송신되는 신호의 부정확성으로 인해 생기는 C/A코드와의 동기 문제를 해결하였다. C/A코드와의 동기 문제는 차량용 항법시스템의 동기 획득 지연 시간 문제가 발생되어, 수신기의 성능 저하를 가져온다. 다음으로 고감도 측위 아키텍처는 20개의 코럴레이터(correlator)를 사용하여 비대칭 구조로 설계하여 수신 증폭률을 최대화하고, 잡음을 최소화하여 수신율을 향상시키도록 하였다. 위성항법시스템은 동일한 C/A코드를 20번 반복하여 전송한다. 따라서 동일한 C/A코드를 모두 사용할 수 있는 구조를 제안하였고, 적응형 구조를 가지고 있어, 주변 환경에 따라 코럴레이터의 수를 제한할 수 있어, 불필요한 시스템의 동작 지연 시간을 줄일 수 있다. 이러한 구조의 사용으로 동기 획득 지연 시간을 줄일 수 있고, 동기 추적의 연속성을 보장할 수 있다. 이는 위성항법시스템의 수신기 성능을 향상시키는 결과를 가져온다.

• 한국항공우주학회지
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• 제44권4호
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• pp.324-332
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• 2016

본 논문에서는 최소센서 조합만을 이용하는 관측각 제어기반 종말유도조종 루프의 설계방안에 대하여 제안하였다. 조종루프에서 필요한 동체자세각속도 피드백 대신 관측각속도 피드백을 적용함과 동시에 종말유도법칙으로 관측각 제어법칙을 적용함으로써 1축 각 속도계와 스트랩다운 탐색기만으로 유도조종루프의 구성이 가능하도록 하였다. 또한 탐색기에서 출력되는 관측각에 시간지연이 있더라도 유도루프의 안정성을 유지할 수 있도록 지연여유를 고려하여 유도루프를 설계하였다. 본 논문에서 제안하는 종말유도조종 루프를 검증하기 위하여 6자유도기반 비선형시뮬레이션을 구성하였고, 몬테카를로 시뮬레이션을 통하여 다양한 불확실성 요소를 고려하여 유도조종루프의 강건성을 검증하였다.

• 한국위성정보통신학회논문지
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• 제5권1호
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• pp.54-57
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• 2010

위성 기반 측위 시스템은 위치 기반 기술의 핵심 기술로서, CDMA 시스템을 사용한다. CDMA 시스템에서 원활한 위치 측위를 하기 위해서는 확산 부호의 정확한 동기가 이루어져야 한다. 본 논문은 확산 부호의 동기 기법 가운데 부호 추적 기법에 초점을 맞춘다. 특히 다중 경로 환경에서 기존의 부호 추적 기법인 DLL 방법은 적합하지 않다. 본 논문은 수신 신호에서 다중 경로 신호를 축출하여 이를 부호 추적 기법에 사용하는 방법을 제안한다. Spirent simulator를 이용하여 제안 기법을 검증하고 성능 평가를 보인다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
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• pp.83-86
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• 2000

This paper describes a delay-locked loop(DLL_) with low-jitter using Vernier Method. This DLL can be used to synchronize the internal clock to the external clock with very short time interval and fast lock-on. The proposed circuit was simulated in a 0.25 $\mu\textrm{m}$ CMOS technology to realize low-jitter. We verified 50-ps of time interval within 5 clock cycles of the clock as the simulation results.

• 한국위성정보통신학회논문지
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• 제4권2호
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• pp.39-45
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• 2009

본 논문은 DVB-RCS +M 표준에서 제안된 직접수열기반의 대역확산기술 중 코드 동기 기술에 관한 것이다. 직접수열기반의 대역확산기술은 다중반송파기반의 대역확산기술에 비해 비선형증폭기의 영향을 덜 받으나 수신단에서 코드 동기 시간 측면에서 불리하다. 이러한 어려움을 개선해보고자 초기 코드 포착을 위한 강인한 상관기 구조가 제안되고 코드 추적을 위한 비동기 DLL(Delay Lock Loop)이 제안된다. 본 기법을 바탕으로 평균 포착 시간 등의 결과를 제시하고 샘플 클럭 타이밍 오차에 영향을 받지 않는 2 오버샘플기반의 코드 추적회로의 구조와 결과도 제시한다.