• 대한전자공학회논문지SP
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• 제41권6호
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• pp.221-229
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• 2004

본 논문에서는 기존의 영상 압축 표준과 호환되며 영상 또는 비디오의 특성에 따라 워터마크를 삽입하는 새로운 방법을 제안한다. 워터마크를 최대의 강도로 삽입하기 위해 블록내의 DCT 계수의 계층구조를 이용한 가중치 함수를 정의한다. 이 구조를 이용하면 DCT 블록 내에서 공간-주파수 지역화 특성을 이용할 수 있다. 워터마크의 검출 단계에서는 통계적 분석을 통한 주어진 오검출 확률에 대한 최적의 사후 임계값을 계산하는 방법을 제시한다. 실험결과는 제안된 방법이 여러 가지 신호처리 공격과 널리 사용되는 JPEG, MPEG 부호화에 강인함을 보여준다.

• 미생물학회지
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• 제47권2호
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• pp.174-178
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• 2011

본 연구에서는 외부의 푸마르산을 인식하는 DcuS/R TCS에 의하여 발현이 조절되는 dctA 유전자의 발현 특성을 GFP를 이용하여 관찰하였으며, 1 mM의 푸마르산을 감지하여 GFP를 발현 시킬 수 있음을 확인하였다. 결론적으로, 개량된 E. coli는 간단한 dctA 프로모터와 GFP의 융합을 이용하여 푸마르산을 모니터 할 수 있으며, 이것은 상승된 푸마르산 농도 조건하에서 원활히 작동함을 확인할 수 있었다.

• 대한전자공학회논문지SP
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• 제42권5호
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• pp.73-78
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• 2005

DCT기반 압축기법에 의해 부호화된 영상은 양자화에 의한 여러 가지 화질열화요소가 포함되는데, 그중 인간 시각에 민감한 대비 왜곡은 화질 열화 요인으로서 가장 중요한 요인이다. 특히 저비트율에서 부호화된 영상의 경우 많은 고주파 성분이 양자화에 의하여 손실되기 때문에 좋은 화질을 갖는 영상을 복원할 수 없을 것이다. 따라서 본 논문에서는 대비 왜곡을 포함하고 있는 부호화된 영상에 대해 DCT영역에서 대비를 개선시키는 새로운 알고리즘을 제안한다. 대비왜곡은 외곽선 주변에서 심하게 나타나기 때문에 DCT블록의 외곽선 포함 정도를 판단하여 문턱치보다 큰 블록은 다시 4개의 부블록으로 나누어 적용된다. 제안되는 방법은 모든 연산이 DCT 영역에서 수행되기 때문에 실시간 처리 응용분야에 적용될 수 있을 것이다.

• 대한전자공학회논문지SD
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• 제40권11호
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• pp.29-36
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• 2003

이 논문에서는, 2D-DCT, 양자화, AC/DC 예측블록, 스캔 변화, 역 양자화, 2D-IDCT로 이루어진 DCTQ 모듈의 효율적인 구조를 제안한다. 이 모듈은 1064 cycle 안에 매크로블록을 처리할 수 있도록 설계하였으며, MPEG-4 Video codec에서 30frame 의 CIF 영상에 대하여 동시에 encoder와 decoder를 처리할 수 있다. 단지 하나의 1D-DCT와 IDCT core 가 2-D DCT/IDCT 대신에 사용되며, 1 bit serial 분산산술방식을 이용하여 1-D DCT/IDCT를 구현하였다. 또한 파워소모를 줄이기 위해 움직임 예측에서 얻을 수 있는 SAE 값을 이용한 DCT와 양자화 모듈을 동작을 시키지 않는 방식을 제안하였다. 그리고 AC/DC 예측방법을 위한 메모리를 줄일 수 있도록 AC/DC 예측블록을 위한 메모리 구조 및 접근방법을 제안하였다. 그 결과, 하드웨어의 재 사용성이 놀아지고 파워소모가 작아짐을 알 수 있었다. 제안된 설계는 27㎒로 돌아가며, 실험결과 DCT와 IDCT 는 IEEE 기준을 만족함을 알 수 있었다.

• 한국정보통신학회논문지
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• 제15권8호
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• pp.1714-1719
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• 2011

각종 시각 매체들이 발달함에 따라 대부분의 영상들은 고화질의 영상을 사용하고 있다. 그 만큼 전송할 때 많은 용량을 전송해야 하기 때문에 압축된 형태를 지향하고 있으며 이뿐만 아니라 소형기기의 디스플레이 장치에 알맞은 영상을 제공해야 하는 필요성이 제기되고 있다. 본 논문에서는 DCT 영역에서 영상을 축소/확대하여 계산 량을 줄이면서 디스플레이 장치에 알맞은 영상 크기 조절 방법을 제시한다. 제안하는 방법은 DCT 영역에서 영상의 해상도를 조절할 수 있기 때문에 기존의 방법들에 비해 높은 PSNR 값을 보인다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권4호
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• pp.497-505
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• 2016

The two-dimensional (2D) Discrete Cosine Transform (DCT) is used widely in image and video processing systems. The perception of human visualization permits us to design approximate rather than exact DCT. In this paper, we propose a digital implementation of 16-point approximate 2D DCT architecture based on one-dimensional (1D) DCT and Modified Gate Diffusion Input (MGDI) technique. The 8-point 1D Approximate DCT architecture requires only 12 additions for realization in digital VLSI. Additions can be performed using the proposed 8 transistor (8T) MGDI Full Adder which reduces 2 transistors than the existing 10 transistor (10T) MGDI Full Adder. The Approximate MGDI 2D DCT using 8T MGDI Full adders is simulated in Tanner SPICE for $0.18{\mu}m$ CMOS process technology at 100MHZ.The simulation result shows that 13.9% of area and 15.08 % of power is reduced in the 8-point approximate 2D DCT, 10.63 % of area and 15.48% of power is reduced in case of 16-point approximate 2D DCT using 8 Transistor MGDI Full Adder than 10 Transistor MGDI Full Adder. The proposed architecture enhances results in terms of hardware complexity, regularity and modularity with a little compromise in accuracy.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송∙미디어공학회 2019년도 추계학술대회
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• pp.246-248
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• 2019

In the ongoing standardization of Versatile Video Coding (VVC), DCT-2, DST-7 and DCT-8 are accounted as the vital transform kernels. While storing all of those transform kernels, ROM memory storage is considered as the major problem. So, to deal with this scenario, a common sparse unified matrix concept is introduced in this paper. From the proposed matrix, any point transform kernels (DCT-2, DST-7, DCT-8, DST-4 and DCT-4) can be achieved after some mathematical computation. DCT-2, DST-7 and DCT-8 are the used major transform kernel in this paper.

• 한국통신학회논문지
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• 제18권1호
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• pp.47-56
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• 1993

본 연구는 인간시각을 기반으로 하는 DCT분류기를 사용하여 영상의 계층적 VQ부호화를 시도하였다. 제안된 인간시각기반 DCT분류기에서는 전 변환블록에 대영통과필터인 MTF을 곱하여 가중치를 두고, 전 블록들의 DCT계수의 ac 에너지 크기를 구하여, 크기순서대로 나영하여, 문턱치를 이요 여 높은분산블록들을 얻어낸 다음 이블록들에 대해서 에지방향 성분이 뚜렷한 계수들의 에너지합을 비교하여 최대 에너지를 갖는 방향을 그 에지의 방향으로 한다.향으로 한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 심포지엄 논문집 정보 및 제어부문
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• pp.371-372
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• 2007

In this paper we present performance and implementation comparisons of high performance two dimensional forward and inverse Discrete Cosine Transform (2D-DCT/IDCT) algorithm and low power algorithm for $8{\times}8$ 20 DCT and quantization based on partial sum and its corresponding hardware architecture for FPGA in MPEG-4. The architecture used in both low power 20 DCT and 2D IDCT is based on the conventional row-column decomposition method. The use of Fast algorithm and distributed arithmetic(DA) technique to implement the DCT/IDCT reduces the hardware complexity. The design was made using Mentor Graphics Tools for design entry and implementation. Mentor Graphics ModelSim SE6.1f was used for Verilog HDL entry, behavioral Simulation and Synthesis. The 2D DCT/IDCT consumes only 50% of the Operating Power.

• 대한전기학회논문지:시스템및제어부문D
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• 제53권2호
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• pp.86-93
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• 2004

The DCT algorithm needs an efficient hardware architecture to compute inner product. The conventional design method, like ROM-based DA(Distributed Arithmetic), has large hardware complexity. Because of this reason, a CSHM(Computation Sharing Multiplication) was proposed for implementing inner product by Park. However, the Park's CSHM has inefficient hardware architecture in the precomputer and select units. Therefore it degrades the performance of the multiplier. In this paper, we presents the optimization design method for inner product using CSHM algorithm and applied it to implementation of 1-D DCT processor. The experimental results show that the proposed multiplier is more efficient than Park's when hardware architectures and logic synthesis results were compared. The designed 1-D DCT processor by using proposed design method is more high performance than typical methods.