초록
이 논문에서는, 2D-DCT, 양자화, AC/DC 예측블록, 스캔 변화, 역 양자화, 2D-IDCT로 이루어진 DCTQ 모듈의 효율적인 구조를 제안한다. 이 모듈은 1064 cycle 안에 매크로블록을 처리할 수 있도록 설계하였으며, MPEG-4 Video codec에서 30frame 의 CIF 영상에 대하여 동시에 encoder와 decoder를 처리할 수 있다. 단지 하나의 1D-DCT와 IDCT core 가 2-D DCT/IDCT 대신에 사용되며, 1 bit serial 분산산술방식을 이용하여 1-D DCT/IDCT를 구현하였다. 또한 파워소모를 줄이기 위해 움직임 예측에서 얻을 수 있는 SAE 값을 이용한 DCT와 양자화 모듈을 동작을 시키지 않는 방식을 제안하였다. 그리고 AC/DC 예측방법을 위한 메모리를 줄일 수 있도록 AC/DC 예측블록을 위한 메모리 구조 및 접근방법을 제안하였다. 그 결과, 하드웨어의 재 사용성이 놀아지고 파워소모가 작아짐을 알 수 있었다. 제안된 설계는 27㎒로 돌아가며, 실험결과 DCT와 IDCT 는 IEEE 기준을 만족함을 알 수 있었다.
In this paper, an efficient VLSI architecture for DCTQ module, which consists of 2D-DCT, quantization, AC/DC prediction block, scan conversion, inverse quantization and 2D-IDCT, is presented. The architecture of the module is designed to handle a macroblock data within 1064 cycles and suitable for MPEG-4 video codec handling 30 frame CIF image for both encoder and decoder simultaneously. Only single 1-D DCT/IDCT cores are used for the design instead of 2-D DCT/IDCT, respectively. 1-bit serial distributed arithmetic architecture is adopted for 1-D DCT/IDCT to reduce the hardware area in this architecture. To reduce the power consumption of DCTQ modu1e, we propose the method not to operate the DCTQ modu1e exploiting the SAE(sum of absolute error) value from motion estimation and cbp(coded block pattern). To reduce the AC/DC prediction memory size, the memory architecture and memory access method for AC/DC prediction block is proposed. As the result, the maximum utilization of hardware can be achieved, and power consumption can be minimized. The proposed design is operated on 27MHz clock. The experimental results show that the accuracy of DCT and IDCT meet the IEEE specification.
