• 융합보안논문지
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• 제16권7호
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• pp.113-120
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• 2016

본 논문은 SHA-1 암호 알고리즘의 최대 임계 지연과 유사한 연산 지연을 갖는 새로운 고속 SHA-1 파이프라인 구조를 제안한다. 기존 SHA-1 파이프라인 구조들은 하나의 단계연산 혹은 언폴딩된 단계연산에 기반한 파이프라인 구조를 갖는다. 파이프라인 실행에 따른 병렬 처리로 성능은 크게 향상되나, 라운드의 모든 단계연산을 언폴딩하였을 때와 비교하여 최대 임계 지연의 크기가 증가한다. 제안한 파이프라인 스테이지 회로는 라운드의 최대 임계 지연을 반복 연산 수로 나눈 만큼의 지연 시간을 갖도록 구성함으로써, 불필요한 레이턴시 증가를 방지하였다. 실험 결과, 회로크기에 따른 동작속도 비율에서 제안된 SHA-1 파이프라인 구조는 0.99 및 1.62로 기존 구조에 비해 우월함을 증명하였다. 제안된 파이프라인 구조는 반복 연산을 갖는 다양한 암호 및 신호 처리 회로에 적용 가능할 것으로 기대된다.

• 한국정보통신학회논문지
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• 제9권5호
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• pp.1082-1088
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• 2005

3가지 키 길이(128, 192, 256 비트)를 지원하는 AES Rijndael 암호 알고리즘에서 라운드 키를 빠르게 생성하는 것은 고성능 AES 암호 프로세서를 개발하는데 있어서 핵심적인 요소이다. 본 논문에서는 암호 및 복호 동작이 동일 칩 상에 구현되는 파이프라인 및 반복 구조 AES 프로세서에 모두 적용 가능한 라운드 키생성기를 제안한다. 제안된 라운드 키 생성기는 2개의 모듈(Key_exp_m, Key_exp_s)의 조합으로 구성되며, 모듈화되고 면적 효율적인 구조를 갖고 있다. 3가지 키 길이와 암호 및 복호 동작을 내장한 반복구조 AES 프로세서용 라운드 키 생성기는 0.25um CMOS 표준 셀 라이브러리를 사용할 경우 약 7.8ns의 지연시간을 갖고 있으며 약 17,700개의 게이트로 구성된다.

• 인터넷정보학회논문지
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• 제11권4호
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• pp.23-32
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• 2010

본 논문에서는 해쉬 기반 RFID 태그를 위한 보안성이 향상된 인증 프로토콜을 제안하고, 제안한 인증 프로토콜 기반으로 한 RFID 태그의 디지털 코덱을 설계한다. 제안한 프로토콜은 태그와 back-end 서버 사이에서 3-way 질의 응답 인증 프로토콜을 기본으로 하고 있으며, 안전한 인증 메커니즘을 구현하기 위해, ISO/IEC 18000-3 표준에서 규정된 3가지 타입의 프로토콜 패킷을 개선된 형태로 수정한다. 제안한 방법은 Man-in-the-middle과 Replay attacks과 같은 능동 공격의 방어에 특히 유효하다. 제안된 프로토콜의 효과를 검증하기 위하여 RFID 태그에서의 디지털 코덱은 Verilog HDL을 사용하여 설계하였고 Hynix $0.25\;{\mu}m$ standard-cell library을 갖춘 Synopsys Design Compiler을 이용하여 합성하였다. 보안 분석 및 실험결과를 통해, 본 논문에서 제안된 방법이 사용자의 데이터 보안, 태그 익명성, Man-in-the-middle attack 예방, replay attack, 위조방지 및 위치 추적 등에 서 성능이 개선됨을 보였다.

• 한국통신학회논문지
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• 제31권6C호
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• pp.651-657
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• 2006

여기는 본 논문은 이동 에이전트의 안전한 수행을 보장하기 위한 TTS기반의 디지털 서명 실행 인증 기법을 제안한다. 즉 기존의 연구의 문제점인 처리과정에서 발생하는 시스템의 처리속도와 네트워크의 트래픽을 개선한다. 또한 효율적이고 안전한 이동 에이전트의 실행과 무결성을 보장하기 위해 디지털 서명을 이용한다. 디지털 서명은 합성함수와 공개키 기반의 암호화 알고리듬 그리고 해시함수를 이용한 인증서 체인을 한다. 그리고 디지털 서명의 인증서 체인을 이용할 경우, 공격자에 의해서 체인을 끊고 새로운 인증서를 생성하여 삽입하는 공격으로부터 안전하게 보호한다. 또한 공격자에 의해 정직한 호스트를 악의적으로 이용될 수 있는 위협으로부터 보호한다. 그리고 컴퓨터 실험을 통해 인증서 처리에 대한 시스템의 처리속도와 실시간 처리를 분석한다. 이러한 분석을 통해서 시스템의 오버헤드와 네트워크의 트래픽에 대한 효율성을 증명한다.

• 대한전자공학회논문지SD
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• 제39권11호
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• pp.33-43
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• 2002

차세대 블록 암호 표준인 AES (Advanced Encryption Standard Rijndael(라인달) 암호 프로세서를 설계하였다. 라운드 변환블록 내부에 서브 파이프라인 단계를 삽입하여 현재 라운드의 후반부 연산과 다음 라운드의 전반부 연산이 동시에 처리되도록 하였으며, 이를 통하여 ${\cdot}$ 복호 처리율이 향상되도록 하였다. 라운드 처리부의 주요 블록들이 암호화와 복호화 과정에서 하드웨어 자원을 공유할 수 있도록 설계함으로써, 면적과 전력소모가 최소화되도록 하였다. 128-b/192-b/256-b의 마스터 키 길이에 대해 라운드 변환의 전반부 4 클록 주기에 on-the-fly 방식으로 라운드 키를 생성할 수 있는 효율적인 키 스케줄링 회로를 고안하였다. Verilog HDL로 모델링된 암호 프로세서는 Xilinx FPGA로 구현하여 정상 동작함을 확인하였다. 0.35-${\mu}m$ CMOS 셀 라이브러리로 합성한 결과, 약 25,000 개의 게이트로 구현되었으며, 2.5-V 전원전압에서 220-MHz 클록으로 동작하여 약 520-Mbits/sec의 성능을 갖는 것으로 예측되었다.

• 정보보호학회논문지
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• 제24권5호
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• pp.987-999
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• 2014

PUF(physically unclonable function)는 태그 혹은 디바이스 내에 삽입되어 구현되며, 해당 디바이스의 고유한 물리적인 성질을 이용해서, 입력 값 x에 대해 노이지 y값을 출력한다. 비록 x가 동일하게 입력되더라도 매번 다른 출력 값($y_1,{\cdots}y_n$)을 출력하며, 탬퍼 방지 (tamper-resistance) 성질로 인해, 암호 프로토콜에 활용도가 매우 높다. 본 논문에서는 이러한 PUF를 이용하여 RFID 인증 프로토콜을 안전하고 효율적으로 설계하는 방법에 대해 연구한다. 본 논문에서 제안된 방법은, 기존의 방법과 비교했을 시, 공격자가 메모리 노출 공격을 통해 비휘발성 메모리에 존재하는 롱텀(long-term) 키 값을 알게 되더라도, 그 세션 전후에 사용된 태그(tag)의 안전성 및 프라이버시가 보장되도록 설계하였다. 또한, PUF에 사용된 키 값을 복원하는 알고리즘이 태그 측이 아닌 RFID 리더에서 수행하도록 설계함으로써, 태그 구현 비용 및 전체 프로토콜 실행시간을 최소화할 수 있도록 하였다.

• 한국컴퓨터정보학회논문지
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• 제18권12호
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• pp.27-34
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• 2013

무선 센서 네트워크에서 센서들은 획득한 정보를 관리 노드로 전달하기 위해 서로 통신을 해야 하므로 공격에 취약한데 쓰레기 패킷 주입 같은 공격은 기존의 암호화 같은 방식을 사용해서는 퇴치하기 어렵다. 그래서 행위 기반 탐지가 대두되었는데 특정 감시 노드들이 이웃한 일반 노드의 통신을 감청하여 불법적인 패킷을 탐지하게 된다. 감시 노드들은 일반 노드들에 비해 더 많은 에너지를 사용하기 때문에 최소의 감시 노드들로 전체 또는 최대한 넓은 범위의 네트워크를 커버하는 것이 필요하다. 감시 노드는 일반 노드 중에서 선택될 수도 있고 일반 노드와 서로 다른 종류일 수도 있다. 본 연구에서는 서로 다른 종류의 감시 노드와 일반 노드가 배치되었을 때 커버되는 일반 노드의 수가 최대가 되도록 주어진 수의 감시 노드를 선택하는 알고리즘을 개발하고, 감시 노드의 수와 전송 범위가 감시 노드의 연결 비율과 일반 노드의 커버리지에 어떤 영향을 미치는 지 실험을 통해 비교하였다.

• 한국정보통신학회논문지
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• 제24권6호
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• pp.736-743
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• 2020

모듈러 곱셈은 타원곡선 암호 (elliptic curve cryptography; ECC), RSA 등의 공개키 암호에서 중요하게 사용되는 산술연산 중 하나이며, 모듈러 곱셈기의 성능은 공개키 암호 하드웨어의 성능에 큰 영향을 미치는 핵심 요소가 된다. 본 논문에서는 워드기반 몽고메리 모듈러 곱셈 알고리듬의 효율적인 하드웨어 구현에 대해 기술한다. 본 논문의 모듈러 곱셈기는 SEC2 ECC 표준에 정의된 소수체 GF(p)와 이진체 GF(2k) 상의 11가지 필드 크기를 지원하여 타원곡선 암호 프로세서의 경량 하드웨어 구현에 적합하도록 설계되었다. 제안된 곱셈기 구조는 부분곱 생성 및 가산 연산과 모듈러 축약 연산이 파이프라인 방식으로 처리하며, 곱셈 연산에 소요되는 클록 사이클 수를 약 50% 줄였다. 설계된 모듈러 곱셈기를 FPGA 디바이스에 구현하여 하드웨어 동작을 검증하였으며, 65-nm CMOS 표준셀로 합성한 결과 33,635개의 등가 게이트로 구현되었고, 최대 동작 클록 주파수는 147 MHz로 추정되었다.

• 정보보호학회논문지
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• 제18권3호
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• pp.23-32
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• 2008

그래픽 프로세서(GPU)의 연산 능력은 이미 CPU를 능가하고 있으며, 그 격차는 점점 벌어지고 있다. 따라서, 범용 계산에 그래픽 프로세서를 활용하는 GPGPU 연구가 활발히 전개되고 있으며, 병렬 처리가 필요한 분야에서 특히 두드러진 성과를 보이고 있다. GPU를 이용한 암호 알고리즘의 구현은 2005년 Cook 등에 의하여 처음 시도되었으며, OpenGL, DirectX 등의 라이브러리를 이용하여 개선된 결과들이 속속 발표되고 있다. 본 논문에서는 2007년 발표된 NVIDIA의 CUDA 라이브러리를 이용한 블록암호 구현 기법과 그 결과를 소개하고자한다. 또한, 소프트웨어로 구현된 블록암호 소스를 GPU 프로그램으로 이식하는 일반적인 방법을 제공하고자 한다. 8800GTX GPU에서 블록암호 AES, ARIA, DES를 구현했으며, 속도는 각각 4.5Gbps, 7.0Gbps, 2.8Gbps로 CPU보다 고속 구현이 가능하였다.

• 정보보호학회논문지
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• 제16권6호
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• pp.15-24
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• 2006

최근 휴대용 기기의 중요성이 증가하면서 이에 적합한 암호 구현이 요구되고 있으나, 기존의 암호 구현 방식이 속도에 중점을 두고 있어 휴대용 기기에서 요구하는 전력 소모나 면적을 만족하지 못하고 있다. 따라서 휴대용 기기에 적합한 암호 알고리즘의 경량 구현이 매우 중요한 과제로 떠오르고 있다. 이 논문에서는 국내 KS 표준 알고리즘인 ARIA 알고리즘을 32-비트 구조를 이용하여 경량화하는 방법을 제안한다. 확산 계층의 새로운 설계를 이용하여 구현된 결과는 아남 0.25um공정에서 11301 게이트를 차지하며, 128-비트 키를 이용할 때 87/278/256 클락 (초기화/암호화/복호화)을 소모한다. 그리고 128-비트 키만을 지원하는 기존의 구현과 달리, 256-비트 키까지 지원하도록 구성하여 ARIA 알고리즘의 표준을 완벽히 구현하였다. 이를 통해 지금까지 알려진 가장 경량화된 구현 결과와 비교하면 면적은 7% 감소, 속도는 13% 향상된 결과이다.