• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2004년도 추계학술대회
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• pp.195-198
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• 2004

실리콘 산화막 위에 구리 확산 방지막으로서 W-N 박막을 $NH_3$ 펄스 플라즈마를 이용한 원자층 증착방법으로 형성하였다. 플라즈마 원자층 증착방법 (PPALD)은 일반적인 원자층 증착방법(ALD)의 성장 기구를 그대로 따라 간다. 그러나 일반적인 ALD 방법에 의해 증착한 W-N 박막에 비해 PPALD 방법으로 증착한 W-N 박막은 F 함유량과 비저항이 감소하였고 열적 안정성에 대한 특성도 향상되었다. 또한 $WF_6$ 가스는 실리콘 산화막과 반응을 하지 않기 때문에 $WF_6$ 가스와 $NH_3$ 가스를 사용해서 ALD 증착방법으로 실리콘 산화막 위에 W-N 박막을 증착하기 어려운 문제점(8,9)을 $NH_3$ 반응종으로 실리콘 산화막 표면을 먼저 변형시켜 $WF_6$ 가스가 산화막과 반응을 할 수 있게 함으로써 ALD 방법으로 W-N 박막을 실리콘 산화막 위에 증착 할 수 있었다.

• 한국표면공학회지
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• 제57권3호
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• pp.140-154
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• 2024

As the trend towards miniaturization in semiconductor integration process, the limitations of interconnection metals such as copper, tungsten have become apparent, prompting research into the emergence of new materials like cobalt and emphasizing the importance of studying the corresponding process conditions. During the chemical mechanical polishing (CMP) process, corrosion inhibitors are added to the slurry, forming passivation layers on the cobalt surface, thereby playing a crucial role in controlling the dissolution rate of the metal surface, enhancing both removal rate and selectivity. This review investigates the understanding of the cobalt polishing process and examines the characteristics and behavior of corrosion inhibitors, a type of slurry additive, on the cobalt surface. Among the corrosion inhibitors examined, benzotriazole (BTA), 1,2,4-triazole (TAZ), and potassium oleate (PO) all improved surface characteristics through their interaction with cobalt. These findings provide important guidelines for selecting corrosion inhibitors to optimize CMP processes for cobalt-based semiconductor materials. Future research should explore combinations of various corrosion inhibitors and the development of new compounds to further enhance the efficiency of semiconductor processes.

• 마이크로전자및패키징학회지
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• 제7권4호
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• pp.23-29
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• 2000

사용되는 metal구분 없이 반도체 공정장비들을 사용함으로써 cross-contamination을 유발시킬 수 있다. 특히, copper(Cu)는 확산이 쉽게 되어 cross-contamination에 의해 수 ppm정도가 wafer에 오염되더라도 트랜지스터의 leakage current발생 요인으로 작용할 수 있기 때문에 Si-IC성능에 치명적인 영향을 미칠 수 있는데, Si-LSI 실험실에서 할 수 있는 공정과 Si-LSI 실험실을 나와 할 수 있는 공정으로 구분하여 최대한 Si-LSI 장비를 공유함으로써 최소한의 장비로 Cu cross-contamination문제를 해결할 수 있다. 즉, 전기도금을 할 때 전극으로 사용되어지는 TiW/Al sputtering, photoresist (PR) coating, solder bump형성을 위한 via형성까지는 Si-LSI 실험실에서 하고, 독립적인 다른 실험실에서 Cu-seed sputtering, solder 전기도금, 전극 etching, reflow공정을 하면 된다. 두꺼운 PR을 얻기 위하여 PR을 수회 도포(multiple coaling) 하고, 유기산 주석과 유기산 연의 비를 정확히 액 조성함으로서 Sn:Pb의 조성비가 6 : 4인 solder bump를 얻을 수 있었다. solder를 도금하기 전에 저속 도금으로 Cu를 도금하여, PR 표면의 Cu/Ti seed층을 via와 PR표면과의 저항 차를 이용하여 PR표면의 Cu-seed를 Cu도금 중에 etching 시킬 수 있다. 이러한 현상을 이용하여 선택적으로 via만 Cu를 도금하고 Ti층을 etching한 후, solder를 도금함으로써 저 비용으로 folder bump 높이가 60 $\mu\textrm{m}$ 이상 높고, 고 균일/고 밀도의 solder bump를 형성시킬 수 있었다.

• 한국재료학회지
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• 제10권12호
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• pp.853-863
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• 2000

Cu 칩의 Cu 패드 위에 솔더 플립칩 공정에 응용하기 위한 무전해 구리/니켈 UBM (Under Bump Metallurgy) 층을 형성하고 그 특성을 조사하였다. Sn-36Pb-2Ag 솔더 범프와 무전해 구리 및 무전해 니켈 충의 사이의 계면 반응을 이해하고, UBM의 종류와 두계에 따른 솔더 범프 접합(joint) 강도 특성의 변화를 살펴보았다. UBM의 종류에 따른 계면 미세 구조, 특히 금속간 화합물 상 및 형태가 솔더 접합 강도에 크게 영향을 미치는 것을 확인하였다. 무전해 구리 UBM의 경우에는 솔더와의 계면에서 연속적인 조가비 모양의 Cu$_{6}$Sn$_{5}$상이 빠르게 형성되어 파단이 이 계면에서 발생하여 낮은 범프 접합 강도 값을 나타내었다. 무전해 니켈/무전해 구리 UBM에서는 금속간 화합물 성장이 느리고, 비정질로 도금되는 무전해 Ni의 륵성으로 인해 금속간 화합물과의 결정학적 불일치가 커져 다각형의 Ni$_3$Sn$_4$상이 형성되어 무전해 구리 UBM의 경우에 비해 범프 접합 강도가 높게 나타났다. 따라서 무전해 도금을 이용하여 Cu 칩의 Cu pad 위에 솔더 플립칩 공정에 응용하기 위한 UBM 제작시 무전해 니켈/무전해 구리 UBM을 선택하는 것이 접합 강도 측면에서 유리하다는 것을 확인하였다.다.

• 한국재료학회지
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• 제9권3호
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• pp.288-294
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• 1999

솔더 범프를 사용하는 플립 칩 접속기술에서 범프와 칩 사이에 위치하는 금속 충들의 조합을 UBM(Under Bump Metallurgy)라고 부르며 이 UBM을 어떤 조합으로 사용하는 가에 따라 접속의 안정성이 크게 좌우된다. 본 연구에서는 UBM중에서 솔더 접착 층으로 사용되는 구리 층의 두께를 $1\mu\textrm{m}와 5\mu\textrm{m}$로 하는 한편 barrier 층으로 사용되는 금속 층을 Ti, Ni, Pd으로 변화시키면서 이들 UBM과 공정 납-주석 사이의 계면반응을 살펴보았다. 이를 위해 $100\mu\textrm{m}$ 크기의 솔더 범프를 전해도금법을 사용하여 제작하고 리플로 횟수와 시효시간에 따른 각 UBM에서의 금속간 화합물의 성장을 관찰하였다. $Cu_6Sn_5 \eta'$-상 금속간 화합물이 모든 조건에서 형성되었고 Cu층의 두께가 $5\mu\textrm{m}$로 두꺼운 경우에는 $Cu_3Sn \varepsilon$-상도 관찰되었다. Pd을 사용한 UBM 구조에서는 시효 처리시에 $Cu_6Sn_5$ 상 아래쪽에 $PdSn_4$상이 형성되었다. 또한 이들 계면에서의 금속간 화합물의 성장은 솔더 범프의 접속강도 값과 밀접한 관계를 가진다.

• 마이크로전자및패키징학회지
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• 제23권2호
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• pp.79-84
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• 2016

유연전자소자가 외부힘에 의해 변형될 경우 반도체 다이가 기계적 응력 때문에 변형되거나 파괴되고 이러한 변형이나 파괴는 channel의 전자이동도를 변화시키거나 배선의 저항을 증가시켜 집적회로의 동작 오류를 발생시킨다. 따라서 반도체 집적회로는 굽힘 변형이 발생해도 기계적 응력이 발생하지 않는 중립축에 위치하는 것이 바람직하다. 본 연구에서는 굽힘변형을 하는 flip-chip 접합공정이 적용된 face-down flexible packaging system에서 중립축의 위치와 파괴 모드를 조사하였고 반도체 집적회로와 집중응력이 발생한 곳의 응력을 감소시킬 수 있는 방법을 제시하였다. 이를 위해, 설계인자로 유연기판의 두께 및 소재, 반도체 다이의 두께를 고려하였고 설계인자가 중립축의 위치에 미치는 영향을 조사한 결과 유연기판의 두께가 중립축의 위치를 조절하는데 유용한 설계인자임을 알 수 있었다. 3차원 모델을 이용한 유한요소해석 결과 반도체 다이와 유연기판 사이의 Cu bump 접합부에서 항복응력보다 높은 응력이 인가될 수 있음을 확인하였다. 마지막으로 flexible face-down packaging system에서 반도체 다이와 Cu bump 의 응력을 감소시킬 수 있는 설계 방법을 제안하였다.

• 마이크로전자및패키징학회지
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• 제22권1호
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• pp.69-74
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• 2015

첨단 전자기기에 사용되는 전자부품의 크기와 접속피치가 감소하면서 리플로우 공정 후 플럭스 잔사의 세정이 어려워짐에 따라 무세정 솔더 페이스트에 대한 요구가 증가하고 있다. 본 연구에서는 SAC305 솔더분말과 에폭시 레진을 주성분으로 하는 경화성 플럭스를 혼합하여 제조한 에폭시 경화형 솔더 페이스트에 대하여 리플로우 공정성, 플럭스 잔사의 부식성, 솔더볼 및 보드레벨 BGA 패키지 솔더 접합부의 기계적 거동을 기존 로진계 솔더 페이스트와 비교하여 평가하였다. 에폭시 경화형 솔더 페이스트는 솔더 접합부 주변에 경화물 필렛을 형성한 것으로 보아 플럭싱 작용에 의해 솔더 접합부가 형성된 이후에 경화반응이 진행되는 것을 확인할 수 있었으며, 동판에 대한 젖음성 시험을 통해 기존상용 솔더 페이스트 정도의 납퍼짐성을 갖는 것을 알 수 있었다. 리플로우 후 동판에 대한 고온 고습 시험을 통해 에폭시 경화형 솔더 페이스트는 동판 부식을 전혀 발생시키지 않는 것으로 나타났는데, 이는 FT-IR 분석결과 에폭시 경화반응을 통해 단단히 고정된 결과로 생각되었다. 볼전단, 볼당김 및 다이전단 시험 결과, 솔더 접합부 주변에 형성된 경화물 필렛은 솔더 표면과 접착본딩을 형성하며, 다이전단강도를 15~40% 정도 향상시키는 것으로 보아 에폭시 경화형 솔더 페이스트는 플럭스 잔사 세정공정의 생략과 함께 솔더 접합부 보강효과를 통해 패키지 신뢰성 향상에도 기여할 수 있을 것으로 생각되었다.

• Korean Chemical Engineering Research
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• 제54권6호
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• pp.723-733
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• 2016

반도체 배선 미세화에 의한 한계를 극복하기 위해 실리콘 관통 비아(through silicon via, TSV)를 사용한 소자의 3차원 적층에 대한 연구가 진행되고 있다. TSV 내부는 전해도금을 통해 구리로 채우며, 소자의 신뢰성을 확보하기 위해 결함 없는 TSV의 채움이 요구된다. TSV 입구와 벽면에서는 구리 전착을 억제하고, TSV 바닥에서 선택적으로 구리 전착을 유도하는 바닥 차오름을 통해 무결함 채움이 가능하다. 전해 도금액에 포함되는 유기 첨가제는 TSV 위치에 따라 국부적으로 구리 전착 속도를 결정하여 무결함 채움을 가능하게 한다. TSV의 채움 메커니즘은 첨가제의 거동에 기반하여 규명되므로 첨가제의 특성을 이해하는 연구가 선행되어야 한다. 본 총설에서는 첨가제의 작용기작을 바탕으로 하는 다양한 채움 메커니즘, TSV 채움 효율을 개선하기 위한 평탄제의 개발과 3-첨가제 시스템에서의 연구, 첨가제 작용기와 도금 방법의 수정을 통한 채움 특성의 향상에 관한 연구를 소개한다.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.112-117
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• 2008

3D MEMS 소자 또는 적층형 패키지에 응용하기 위해서 실리콘 관통 비아를 이용한 새로운 수직 접속 방법을 제안하고 그 실효성을 증명하기 위해 제작하였다. 제안된 실리콘 관통 비아는 기존의 관통 비아에서 도전 물질로 사용되던 구리대신 실리콘을 적용하였다. 그 결과 열팽창 계수 차이에 의한 열응력 줄일 수 있어 높은 온도에서 이루어지는 MEMS 공정과 병행 가능하게 되었다. $30{\mu}m$ 두께의 실리콘 기판 2층이 적층되었으며 $40{\mu}m$와 $50{\mu}m$의 간격을 가지는 관통 비아 배열을 제작하였다. 관통 비아의 전기적 특성을 측정하고 분석하였다. 측정된 저항 값은 $169.9\Omega$이었다.