• 한국정보통신학회논문지
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• 제19권5호
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• pp.1104-1109
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• 2015

디지털 콘텐츠의 급속한 발전으로 미래의 요구에 부합할 수 있는 고속의 보안 암호 알고리즘 설계는 중요하다. 본 논문에서는 기존의 수열 발생기 보다 더 높은 처리율을 갖는 자체 수축형 LM-128 합산 수열 발생기를 제안한다. 임계 클럭 조절형 LM-128의 설계하고 구현하여 더 낮은 클럭 사이클을 가져서 더 높은 키 수열 발생 속도를 증명한다. 제안된 임계 클럭 조절형 발생기는 128비트 비밀 키와 초기 벡터를 갖는 내부 상태 256비트로 구성되어진다. 128-비트의 보안 수준의 암호는 고화질 및 고품질의 디지털 콘텐츠 보안에 적합하다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제3권4호
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• pp.188-193
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• 2003

This paper describes a novel burst-mode clock and data recovery (CDR) circuit which can be used for 622Mbps burst mode applications. The CDR circuit is basically a phase locked loop (PLL) having two phase detectors (PDs), one for the reference clock and the other for the NRZ data, whose operations are controlled by an external control signal. This CDR was fabricated in a 1-poly 5-metal $0.25{\;}\mu\textrm{m}$ CMOS technology. Jitter generation, burst/continuous mode data receptions were tested. Operational frequency range is 320Mhz~720Mhz and BER is less than 1e-12 for PRBS31 at 622Mhz. For the same data sequence, the extracted clock jitter is less than 8ps rms. Power consumption of 100mW was measured without I/O circuits.

• ETRI Journal
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• 제33권5호
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• pp.752-758
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• 2011

This paper presents a clock and data recovery circuit that supports dual data rates of 5.4 Gbps and 3.24 Gbps for DisplayPort v1.2 sink device. A quarter-rate linear phase detector (PD) is used in order to mitigate high speed circuit design effort. The proposed linear PD results in better jitter performance by increasing up and down pulse widths of the PD and removes dead-zone problem of charge pump circuit. A voltage-controlled oscillator is designed with a 'Mode' switching control for frequency selection. The measured RMS jitter of recovered clock signal is 2.92 ps, and the peak-to-peak jitter is 24.89 ps under $2^{31}-1$ bit-long pseudo-random bit sequence at the bitrate of 5.4 Gbps. The chip area is 1.0 mm${\times}$1.3 mm, and the power consumption is 117 mW from a 1.8 V supply using 0.18 ${\mu}m$ CMOS process.

• Journal of Photoscience
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• 제9권2호
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• pp.25-28
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• 2002

The chicken pineal gland has been used for studies on the circadian clock, because it retains an intracellular phototransduction pathway regulating the phase of the intrinsic clock oscillator. Previously, we identified chicken clock genes expressed in the gland (cPer2, cPer3, cBmal1, cBmal2, cCry1, cCry2, and cClock), and showed that a cBMALl/2-cCLOCK heteromer acts as a regulator transactivating cPer2 gene through the CACGTG E-box element found in its promoter. Notably, mRNA expression of cPer2 gene is up-regulated by light as well as is driven by the circadian clock, implying that light-dependent clock resetting may involve the up-regulation of cPer2 gene. To explore the mechanism of light-dependent gene expression unidentified in animals, we first focused on pinopsin gene whose mRNA level is also up-regulated by light. A pinopsin promoter was isolated and analyzed by transcriptional assays using cultured chicken pineal cells, resulting in identification of an 18-bp light-responsive element that includes a CACGTG E-box sequence. We also investigated a role of mitogen-activated protein kinase (MAPK) in the clock resetting, especially in the E-box-dependent transcriptional regulation, because MAPK is phospholylated (activated) in a circadian manner and is rapidly dephosphorylated by light in the gland. Both pulldown analysis and kinase assay revealed that MAPK directly associates with BMAL1 to phosphorylate it at several Ser/Thr residues. Transcriptional analyses implied that the MAPK-mediated phosphorylation may negatively regulate the BMAL-CLOCK-dependent transactivation through the E-box. These results suggest that the CACGTG E-box serves not only as a clock-controlled element but also as a light-responsive element.

• 한국콘텐츠학회논문지
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• 제10권2호
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• pp.72-80
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• 2010

본 논문에서는 다중점 위상검출기(Phase detector: PD)를 이용한 1Gbps 클럭 및 데이터 복원(Clock and data recovery: CDR)회로를 제안한다. 제안된 위상검출기는 데이터의 천이 모서리와 클럭의 상승/하강 모서리 3점을 비교하여 up/down 신호를 생성한다. 기존의 위상검출기 회로는 클럭 주기의 배수 만큼의 up/down 펄스폭을 갖는 출력으로 전압제어발진기(Voltage controlled oscillator: VCO)를 조절하는 펄스폭변조(Pulse width modulation: PWM)방식을 사용한다. 제안된 위상검출기 회로는 클럭 반주기만큼의 up/down 펄스폭을 갖는 출력으로 전압제어발진기를 조절하는 펄스수변조(Pulse number modulation: PNM)방식을 사용하여, 전압제어발진기를 미세하게 조절함으로써 지터를 줄일 수 있다. 제안된 위상검출기를 이용한 클럭 및 데이터 복원회로는 1Gbps의 전송률을 갖는 231-1개의 랜덤 데이터를 이용하여 테스트되었고, 지터와 전력소비는 각각 7.36ps와 12mW로 저전력, 적은 지터의 특징을 보였다. 제안된 회로는 0.18um CMOS 공정에서 1.8V 전원으로 설계되었다.

• 생명과학회지
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• 제23권1호
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• pp.8-14
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• 2013

고추 탄저병균의 포자 발아 단계에서 발현되는 유전자를 파악하기 위해 포자 발아단계cDNA library를 제작하고, 임의로 선택된 cDNA clone들에 대한 EST sequencing을 실시하였다. 총 983개 EST를 확보하여 contig assembly를 실시한 결과, 197개 contigs와 267개 singletons으로 조합되어, 최종적으로 464개의 유전자를 동정하였다. 464개 유전자 서열에서 유추한 아미노산 서열을 이용한 상동유전자 검색을 통해 절반의 유전자가 GenBank에 기존 등록된 유전자와 유의성 있는 유사성을 보였다. 가장 높은 빈도로 발현된 유전자는 elongation factor, histone protein, ATP synthease, 14-3-3 protein, clock controlled protein을 암호화하는 유전자들이었다. 그리고 고추 탄저병균의 세포 발달과정에 관여 하는것으로 추정되는 GTP-binding protein, MAP kinase, transaldolase, ABC transporter 유전자들도 검출되었다. 또한 고추탄저병균의 병원성에 영향을 미치는 것으로 파악되는 ATP citrate lyase, CAP20, manganese-superoxide dismutase 유전자들도 검출되어, EST sequencing 을 통한 세포 발달 단계 발현 유전자 탐색이 효과적임을 알 수 있었다.

• 한국통신학회논문지
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• 제29권8C호
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• pp.1210-1217
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• 2004

LILI-II 스트림 암호는 NESSIE 후보로 제안된 바 있는 LILI-128의 성능개선 알고리듬이다. 이 알고리듬은 클럭 조절형 스트림 암호방식이며, 구조적으로 동기식 논리회로 구현시 속도가 저하되는 단점이 있다. 본 논문에서는 이 문제를 보완하고자 4-비트 병렬 LFSR을 제안하였으며, 각 레지스터 비트는 4개의 서로 다른 귀환 또는 이동 경로를 갖게 된다. 그리고 ALTERA 사의 Max+plus II 툴과 FPGA 소자(EPF10K20RC240-3)를 선정하여 하드웨어 구현 및 타이밍 시뮬레이션을 실시하였으며. 최신 Lucent ASIC 소자 기술(LV160C, 0.13$\mu\textrm{m}$ CMOS ＆ 1.5v technology)로 설계시 지연시간이 1.8㎱ 이하였고, 500 Mbps 이상의 고속화가 가능함을 확인하였다. 마지막으로 LILI-II 암호를 병렬 구현시 속도가 4, 8, 또는 16 Gbps (m=8. 16 또는 32)로 고속화 가능함을 제시하였다.

• 한국정보통신학회논문지
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• 제14권10호
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• pp.2283-2291
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• 2010

스트림 암호시스템에 사용되는 불규칙 시각 제어 생성기인 수축수열 생성기는 두 개의 LFSR(Linear Feedback Shift Register)로 구성되며 이 생성기에 의해 생성되는 수열은 비선형수열임이 알려져 있다. 두 개의 최대길이를 갖는 90/150 셀룰라 오토마타 기반의 비선형수열 생성기는 각 셀에서 동일한 특성다항식을 갖는 의사 난수열을 효과적으로 생성할 수 있으므로 LFSR에 의해 생성되는 수열에 비하여 주기와 선형복잡도가 높은 비선형수열을 생성할 수 있다. 본 논문은 이러한 비선형수열에 대한 분석으로 90/150 셀룰라 오토마타 기반의 수축-삽입수열(shrunken-interleaved sequence)을 다룬다. 셀룰라 오토마타 기반의 비선형수열 생성기에 의해 생성되는 수축-삽입수열을 삽입수열로 분석이 가능함을 보이고 출력 수열의 일부를 알 때 알려지지 않은 새로운 출력 수열의 일부를 효과적으로 재구성하는 알고리즘을 제안한다.

• 한국통신학회논문지
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• 제26권12C호
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• pp.255-260
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• 2001

본 논문에서는 새로운 locking 알고리즘을 사용하여 저전력의 특정을 가지면서 locking 속도가 빠른 Register Controlled DLL(Delay-Locked Loop)을 설계하였다. Locking 속도의 향상을 위해 제안한 알고리즘은 coarse와 fine controller를 각각 동작시키는 것으로, phase detector에서 출력되는 up/down 신호를 먼저 coarse controller에 인가하여 외부 클럭과 내부 클럭의 큰 위상차를 줄이고, coarse controller를 고정시킨 상태에서 up/down 신호를 fine controller에 인가하여 미세 지연 시간을 조정하도록 하는 것이다. 또한 제안한 DLL은 dual controller를 사용하지만 locking 동작시 한 개의 controller만 동작하므로 소비 전력을 줄일 수 있었으며 lock indicator를 사용하여 좋은 지터 특성을 보였다. 제안한 DLL은 0.6 $\mu\textrm{m}$ CMOS 공정 파라메타를 이용하여 설계하였고, SPICE 모의실험결과 50 MHz에서 200MHz가지 동작하였다. 200MHz 동작시 소비되는 전류는 15mA이며 모든 주파수에서 7 주기 이내에 locking 되었다.