• 한국정보전자통신기술학회논문지
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• 제4권2호
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• pp.83-87
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• 2011

상위수준합성에서 클록 선택은 시스템의 성능과 설계의 질에 큰 영향을 미친다. 대부분의 시스템에서 클럭은 사전에 설계자에 의해 미리 명시되어야하지만, 최상의 클록은 상이한 스케줄의 결과를 평가한 후에 탐색이 가능하다. 본 연구에서는 체이닝이 가능한 연산 집합으로부터 클록을 선택하면서 동시에 스케줄링 하는 방법을 제안한다. 제안 스케줄링 알고리즘은 선택된 클록 주기에 기초하여 비트 단위 지연시간을 고려한 체이닝을 수행하며 리스트 스케줄링 방법으로 진행한다. 실험 결과는 제안 방법이 18%의 성능 개선이 있음을 보인다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제9권1호
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• pp.29-36
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• 2009

Power supply noise is fundamentally caused by large current peaks. Since large current peaks are induced by simultaneous switching of many circuit elements, power supply noise can be minimized by deliberate clock scheduling which utilizes nonzero clock skew. In this paper, nonzero skew clock scheduling is used to avoid the large peak current and consequently reduce power supply noise. While previous approaches require extra characterization efforts to acquire current waveform of a circuit, we approximate it only with existing cell library information to be easily adapted to conventional design flow. A simulated annealing based algorithm is performed, and the peak current values are estimated for feasible clock schedules found by the algorithm. The clock schedule with the minimum peak current is selected for a solution. Experimental results on ISCAS89 benchmark circuits show that the proposed method can effectively reduce the peak current.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권1호
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• pp.11-22
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• 2016

Clock skew scheduling is one of the essential steps to be carefully performed during the design process. This work addresses the clock skew optimization problem integrated with the consideration of the inter-dependent relation between the setup and hold times, and clock to-Q delay of flip-flops, so that the time margin is more accurately and reliably set aside over that of the previous methods, which have never taken the integrated problem into account. Precisely, based on an accurate flexible model of setup time, hold time, and clock-to-Q delay, we propose a stepwise clock skew scheduling technique in which at each iteration, the worst slack of setup and hold times is systematically and incrementally relaxed to maximally extend the time margin. The effectiveness of the proposed method is shown through experiments with benchmark circuits, demonstrating that our method relaxes the worst slack of circuits, so that the clock period ($T_{clk}$) is shortened by 4.2% on average, namely the clock speed is improved from 369 MHz~2.23 GHz to 385 MHz~2.33 GHz with no time violation. In addition, it reduces the total numbers of setup and hold time violations by 27.7%, 9.5%, and 6.7% when the clock periods are set to 95%, 90%, and 85% of the value of Tclk, respectively.

• 한국정보과학회논문지:시스템및이론
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• 제34권5_6호
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• pp.249-256
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• 2007

기존의 공정 스케줄링 방법들 중 GPS(generalized processor sharing)는 순간적 관점에서의 공정성을 추구하는 반면에, virtual clock은 장기적 관점에서의 공정성을 추구하는 특성을 지닌다. 이 논문에서는 이들의 차이가 과거의 서비스 정보를 추후의 스케줄링에 반영하는 정도에 있음에 주목하고, GPS와 virtual clock을 포괄하는 스펙트럼 형태의 스케줄링 모델을 제시한다. 이 모델에서 각 응용의 자원 획득 권한은 예치권한이라는 값으로 표현되는데, 예치권한은 각 응용별로 미리 정해진 고유한 비율로 계속 증가하며, 서비스를 받으면 소비된다. 소비되지 않고 누적된 예치권한은 과거에 서비스가 이루어지지 않은 정도를 표현하는 값이라고 볼 수 있으며, 이는 응용의 스케줄링 가능성을 높이므로 이후의 서비스 지연시간을 상대적으로 단축하는 효과를 낸다. 예치권한을 주기적으로 감쇄시키면 과거 정보의 반영 정도를 줄일 수 있으며, 이 때 그 감쇄 정도는 과거행태를 반영하는 정도를 의미한다. 과거의 정보를 전혀 반영하지 않을 경우 GPS의 특성을 나타내게 되며, 모두 반영할 경우 virtual clock의 특성을 보이게 된다. 이러한 스펙트럼 상에서는 평균지연시간과 장기적 공정성 사이에 절충 관계가 존재한다. 이 논문에서는 제시된 모델의 특성을 분석하고 실험을 통해 검증한다.

• ETRI Journal
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• 제30권1호
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• pp.129-140
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• 2008

In this paper, we propose a novel ant colony optimization (ACO)-based test scheduling method for testing network-on-chip (NoC)-based systems-on-chip (SoCs), on the assumption that the test platform, including specific methods and configurations such as test packet routing, generation, and absorption, is installed. The ACO metaheuristic model, inspired by the ant's foraging behavior, can autonomously find better results by exploring more solution space. The proposed method efficiently combines the rectangle packing method with ACO and improves the scheduling results by dynamically choosing the test-access-mechanism widths for cores and changing the testing orders. The power dissipation and variable test clock mode are also considered. Experimental results using ITC'02 benchmark circuits show that the proposed algorithm can efficiently reduce overall test time. Moreover, the computation time of the algorithm is less than a few seconds in most cases.

• International Journal of Internet, Broadcasting and Communication
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• 제9권2호
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• pp.78-86
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• 2017

In this paper, we propose an energy-efficient scheduling scheme for real-time periodic tasks on a heterogeneous Grid computing system. The Grid system consists of heterogeneous processors providing the DVFS mechanism with a finite set of discrete clock frequencies. In order to save energy consumption, the proposed scheduling scheme assigns each real-time task to a processor with the least energy increment. Also the scheme activates a part of all available processors with unused processors powered off. Evaluation shows that the proposed scheme saves up to 70% energy consumption of the previous method.

• Journal of Information Processing Systems
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• 제5권4호
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• pp.175-186
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• 2009

Power consumed by modern computer systems, particularly servers in data centers has almost reached an unacceptable level. However, their energy consumption is often not justifiable when their utilization is considered; that is, they tend to consume more energy than needed for their computing related jobs. Task scheduling in distributed computing systems (DCSs) can play a crucial role in increasing utilization; this will lead to the reduction in energy consumption. In this paper, we address the problem of scheduling precedence-constrained parallel applications in DCSs, and present two energy- conscious scheduling algorithms. Our scheduling algorithms adopt dynamic voltage and frequency scaling (DVFS) to minimize energy consumption. DVFS, as an efficient power management technology, has been increasingly integrated into many recent commodity processors. DVFS enables these processors to operate with different voltage supply levels at the expense of sacrificing clock frequencies. In the context of scheduling, this multiple voltage facility implies that there is a trade-off between the quality of schedules and energy consumption. Our algorithms effectively balance these two performance goals using a novel objective function and its variant, which take into account both goals; this claim is verified by the results obtained from our extensive comparative evaluation study.

• 한국멀티미디어학회논문지
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• 제10권3호
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• pp.348-357
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• 2007

제한된 전원으로 동작해야 하는 센서 노드의 수명 연장을 위하여, 에너지 효율적인 센서 노드의 동작에 대한 많은 연구가 진행되었다. 그들 중에는 주기적으로 무선 송수신 모듈을 활성화 / 비활성화 하면서 정보전달을 위하여 인접 노드가 깨어나는 시점에 대한 정보를 필요로 하는 기법들이 존재한다. 클락 동기는 이러한 기법들에서 무선 송수신 모듈의 활성화 / 비활성화 스케줄링을 위하여 필수적인 요소이다. 본 논문에서는 센서 망에서 전역 클락 동기를 위하여 제안된 비동기 평균 알고리즘을 기반으로 주기적인 무신 송수신 모듈 활성화 / 비활성화 기법에서의 클락 동기 방법을 제안한다. 구체적으로 본 논문은 (1) 초기 자율적인 망 구성 시점에 필요한 신속한 클락 동기 방법과 (2) 에너지 소모를 최소화한 주기적인 클락 동기 방법 및 (3) 두 가지 동기 방법들 간의 전환 시점 판단 방법을 제안한다. 시뮬레이션을 통하여 제안한 방법의 클락 오차 범위와 교환되는 메시지 수를 분석한다.

• 한국산업정보학회논문지
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• 제16권1호
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• pp.1-8
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• 2011

효율적인 전력관리는 모바일 휴대용 제품 시장에서 중요한 경쟁력 중의 하나이다. 본 논문은 전력을 미리 예측하는 방법으로 실행중인 응용프로그램의 sleep 상태를 이용하는 Energy-Aware Scheduling policy(EASY)를 제안한다. 기존 대기 모드에서 전력소모를 줄이는 방법과의 차이점은 응용프로그램들이 얼마나 오랫동안 스케쥴러에서 sleep 상태에 있었는지를 검사하여 각 응용프로그램들의 동작 상태를 결정한다. EASY 기법은 측정된 sleep 시간을 기준으로 현재의 작업량에 맞는 적정한 CPU 클럭 주파수를 정하고, 다음 작업량의 적정한 CPU 클럭 주파수를 예측함으로서 동작 상태에서 전력 소모를 줄일 수 있다. 실험 결과 기존의 대기모드를 이용한 전력관리 기법과 비교하여 평균적으로 10-30%의 전력소모를 줄임으로써 제안된 기법의 우수성을 입증한다.

• 대한전자공학회논문지SD
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• 제46권12호
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• pp.96-104
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• 2009

일반적인 동적 전압 조절(dynamic voltage scaling)의 가정과는 다르게 실제 시스템에 있어서는 응용 프로그램의 성능이 프로세서의 동작 속도에 정비례하지 않는다. 본 연구에서는 응용 프로그램의 성능과 동작 속도의 관계를 실측을 통하여 수치화하여 응용 프로그램의 특성을 모델링하고 각기 다른 응용 프로그램 특성 계수를 갖는 태스크 집합에 적합한 스케줄링 기법을 제시하였다. 또한, 모든 태스크의 단위 수행시간 변화에 따른 에너지의 변화량이 동일해야 에너지 최적이 된다는 해석적인 정리를 제시하였다. 본 연구에서 제시하는 스케줄링 기법은 이러한 해석적 정리에 기반을 두기 때문에 항상 각 태스크에 시스템 에너지 최적이 되는 조절비를 제시한다. 합성 태스크 집합을 이용한 실험결과에서 기존 연구 대비 약 7%의 추가적인 에너지 절감 효과를 얻을 수 있었다.