• 한국항공우주학회지
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• 제39권3호
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• pp.225-231
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• 2011

GPS 위성 이상 신호의 발생 요인 중 위성 시계의 이상 현상은 GPS 측정치에 매우 큰 영향을 미칠 수 있으나, 측정치에는 궤도 오차, 이온층 지연 오차, 대류층 지연 오차, 다중경로 오차, 수신기 시계 오차 등의 성분들이 포함되어 있어 위성 시계의 오차 범위가 다른 요소에 의한 오차보다 커지기 전에는 위성 시계의 이상 현상을 검출하기 어려운 문제가 있다. 위성 시계에 이상 현상이 발생하였을 때 이상 판별의 임계 범위를 최소화 하여 빠르고 정확하게 검출을 수행할 수 있도록, 본 논문에서는 이중 주파수 측정치로부터 반송파 스무딩 필터를 적용하고 수신기 시계 오차 및 다른 여러 가지 요인에 의한 오차를 보정한 후 정확한 위성 시계 오차를 추정하는 방법을 제시하였고 IGS 기관에서 제공하고 있는 위성 시계 정보와 비교를 통해 제시한 방법의 성능을 확인하였다.

• 전자공학회논문지
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• 제52권12호
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• pp.99-108
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• 2015

클럭 펄스에 동기 되어 동작하는 임베디드 마이크로컨트롤러는 미션 크리티컬한 응용환경에서 입력 클럭에 가해지는 급격한 전기적 왜란의 영향에 의해 오동작이 발생되기 쉽다. 다양한 외부 전기적 노이즈에 대한 내성 있는 시스템 동작이 요구되며 시스템 클럭 관점에서 견고한 회로 디자인 기술이 점차 중요한 이슈가 되고 있다. 본 논문에서는 이러한 시스템의 비이상적인 상황을 방지하기 위해 자동 클럭 에러 검출을 위한 온 칩클럭 컨트롤러 구조를 제안한다. 이를 위해 에지 검출기, 노이즈 제거기와 글리치 프리 클럭 스위칭 회로를 적용하였고, 에지 검출기는 입력 클럭의 비이상적인 저주파수 상태를 검출하는데 사용 되었으며, 딜레이 체인 회로를 이용한 클럭 펄스의 노이즈 제거기는 글리치 성분을 검출 할 수 있도록 하였다. 이렇게 검출된 입력 클럭의 비이상적인 상황은 글리치 프리 클럭 변환기에 의해 백업 클럭으로 스위칭하게 된다. 회로 시뮬레이션을 통해 제안된 백업 클럭 변환기의 동작을 검증하였고 테스트환경에서 방사노이즈를 인가하였을 때 시스템 클럭의 내성에 대한 주파수 특성을 평가하였다. 본 기법을 범용 MCMCU 구조에 추가적으로 적용하여 작은 하드웨어의 추가만으로도 시스템 클럭의 안전성을 확보하는 하나의 방법을 제시한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권1호
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• pp.11-22
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• 2016

Clock skew scheduling is one of the essential steps to be carefully performed during the design process. This work addresses the clock skew optimization problem integrated with the consideration of the inter-dependent relation between the setup and hold times, and clock to-Q delay of flip-flops, so that the time margin is more accurately and reliably set aside over that of the previous methods, which have never taken the integrated problem into account. Precisely, based on an accurate flexible model of setup time, hold time, and clock-to-Q delay, we propose a stepwise clock skew scheduling technique in which at each iteration, the worst slack of setup and hold times is systematically and incrementally relaxed to maximally extend the time margin. The effectiveness of the proposed method is shown through experiments with benchmark circuits, demonstrating that our method relaxes the worst slack of circuits, so that the clock period ($T_{clk}$) is shortened by 4.2% on average, namely the clock speed is improved from 369 MHz~2.23 GHz to 385 MHz~2.33 GHz with no time violation. In addition, it reduces the total numbers of setup and hold time violations by 27.7%, 9.5%, and 6.7% when the clock periods are set to 95%, 90%, and 85% of the value of Tclk, respectively.

• 대한전자공학회논문지SD
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• 제39권7호
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• pp.74-80
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• 2002

SOC와 같은 VLSI 집적 회로는 기능적 이유 등으로 인해 다중 클락의 설계 기법을 필요로 한다. 테스트시 클락 오더링과 같은 문제의 효과적이지 못한 대응으로 인해 클락 도메인간의 전이에서 많은 오류들이 발생한다. 본 논문은 다중 클락 시스템에서의 새로운 자체 테스크 기법을 제시한다. 클락 스큐의 문제는 다중캡처의 동작으로 제거하며, 다른 클락 도메인간 혹은 같은 클락 도메인간의 테스트 모두를 동작속도에서 가능하게 한다.

• 전자공학회논문지A
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• 제33A권11호
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• pp.1-9
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• 1996

In the following paper, new architectural algorithm of clock and data recovery circuit is proposed for 622.08 Mbps optical communication receiver. New algorithm makes use of charge pump PLL using voltage controlled ring oscillator and extracts 8-channel 77.76 MHz clock signals, which are delayed by i/8 (i=1,2, ...8), to convert and recover 8-channel parallel data from 662.08 Mbps MRZ serial data. This circuit includes clock genration block to produce clock signals continuously even if input data doesn't exist. And synchronization of data and clock is doen by the method which compares 1/2 bit delayed onput data and decided dta by extracted clock signals. Thus, we can stabilize frequency and phase of clock signal even if input data is distorted or doesn't exist and simplify receiver architecture compared to traditional receiver's. Also it is possible ot realize clock extraction, data decision and conversion simulataneously. Verification of this algorithm is executed by DESIGN CENTER (version 6.1) using test models which are modelized by analog behavior modeling and digital circuit model, modified to process input frequency sufficiently, in SPICE.

• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2003년도 종합학술발표회 논문집 Vol.13 No.1
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• pp.394-397
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• 2003

In this paper, we have proposed a clock recovery algorithm of OFDM/QPSK-DMR(Orthogonal Frequency Division Multiplexing/Quadrature Phase Shift Keying Modulation-Digital Microwave Radio)system using BL-PSF(Band Limited-Pulse Shaping Filter) and have analyzed the clock phase error variance performance of OFDM/QPSK and single carrier DMR systems. The existing OFDM/QPSK-DMR system using the windowing requires training sequence or CP(Cyclic Prefix) to synchronize a receiver clock frequency Because there is no training sequence or CP(Cyclic prefix) in our proposed DMR system, the proposed clock recovery algorithm is useful to the OFDM/QPSK-DMR system using BL-PSF, The simulation results confirm that the proposed clock recovery algorithm has the same clock phase error variance performance in a single carrier DMR system under AWGN(Additive White Gaussian Noise) environment.

• 대한치과기공학회지
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• 제7권1호
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• pp.5-12
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• 1985

This experimental study is perform to study the effect of the direction for the centrifugal force in operating centrifugal casting machine. In order to investigate the effect of direction for centrifugal force action on the casting ability 20 pieces of specimen are produced including one vertical direction and four horizontal directions. Casting shows us that the 15 pieces of specimen among them are included within $\pm$16. The results obtained through the comparison with 5 groups of the casting ability are as follows: 1. In the experiment of the casting, statistically significant difference are found between the vertical direction and the group of horizontal direction, namely, the direction of 3, 6, 9 and 12 o'clock, and also statistically there are significant differences between the direction of 9 o'clock and of 6 o'clock, and between the direction of 9 o'clock and of 12 o'clock which lie between the groups of horizontal directions. 2. The degree of casting ability is showing us on an average, 23.80 in the vertical direction. And also in the group of horizontal direction it prove in turn 15.60 in the direction of 9 o'clock, 14.47 of 3 o'clock, 13.30 of 12 o'clock, and 12.80 of 6 o'clock.

• 한국측량학회지
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• 제36권6호
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• pp.621-628
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• 2018

GPS (Global Positioning System)를 이용하여 위치를 결정하기 위해서는 4개 이상의 가시위성이 있어야 한다. 하지만 도심지역과 같은 환경에서는 이러한 조건을 만족하기 어려운 경우도 있다. 특히, 가시위성이 3개뿐인 경우 외부로부터 위치결정에 필요한 시계오차정보를 활용하는 측위기법이 대안으로 사용되기도 한다. 본 연구에서는 먼저 수신기 시계오차특성을 분석한 후 시계오차의 보간에 적합한 방법으로 LSC (Least-Squares Collocation)을 제안하였다. 실험을 위해 국내 상시관측소와 상시관측소 근처에 설치된 수신기로부터 수신된 GPS 데이터를 이용하였다. DGPS (Differential GPS)기법을 통해 먼저 시계오차를 계산했으며 효율적인 보간을 위해 구간을 나눈 후 보간하는 방법을 적용하였다. 시계오차의 계산이 불가능한 epoch에 대해 LSC 보간법을 적용함으로써 시계오차를 계산하였다. 실험결과를 분석하기 위해 원래 데이터로부터 계산된 시계오차와 보간된 시계오차와의 차이인 잔차를 계산하였다. 계산결과 잔차의 평균은 0.24m 그리고 표준편차는 0.49m로 충분한 정확도의 확보가 가능한 것으로 판단된다.

• 전기전자학회논문지
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• 제23권3호
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• pp.858-864
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• 2019

본 논문에서는 센서 유틸리티 네트워크에서 센서 노드들 사이의 주파수 차이로 인한 데이터 손실을 제거하기 위한 클록 시스템이 제안된다. 각 센서 노드를 위한 제안된 클록 시스템은 버스트 클록-데이터 복원 회로, 32-위상 클록을 출력하는 디지털 위상 고정 루프, 그리고 프로그래밍 가능한 개방형 루프 분수 분할기를 사용하는 디지털 주파수 합성기로 구성된다. 첫번째 센서 노드에는 버스트 클록-데이터 복원 회로 대신 능동 인덕터를 사용하는 CMOS 발진기가 사용된다. 제안된 클록 시스템은 1.2 V 공급 전압을 이용하는 65nm CMOS 공정에서 설계된다. 센서 노드들 사이의 주파수 오류가 1%일 때, 제안하는 버스트 클록-데이터 복원 회로는 기준 클록으로 5Mbps 데이터 속도에 대해 64배 체배된 주파수를 가짐으로 4.95 ns의 시간지터를 가진다. 설계된 디지털 주파수 합성기의 주파수 변경은 100 kHz에서 320 MHz의 주파수 범위에서 출력 클록의 한 주기 내에 수행된다.

• ETRI Journal
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• 제30권2호
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• pp.275-281
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• 2008

A 40 Gb/s clock and data recovery (CDR) module for a fiber-optic receiver with improved phase-locked loop (PLL) circuits has been successfully implemented. The PLL of the CDR module employs an improved D-type flip-flop frequency acquisition circuit, which helps to stabilize the CDR performance, to obtain faster frequency acquisition, and to reduce the time of recovering the lock state in the event of losing the lock state. The measured RMS jitter of the clock signal recovered from 40 Gb/s pseudo-random binary sequence ($2^{31}-1$) data by the improved PLL clock recovery module is 210 fs. The CDR module also integrates a 40 Gb/s D-FF decision circuit, demonstrating that it can produce clean retimed data using the recovered clock.