• 제목/요약/키워드: boundary scan design

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다중 시스템 클럭 도메인을 고려한 경계 주사 테스트 기법에 관한 연구 (Boundary Scan Test Methodology for Multiple Clock Domains)

  • 정성원;김인수;민형복
    • 대한전기학회:학술대회논문집
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    • 대한전기학회 2007년도 제38회 하계학술대회
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    • pp.1850-1851
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    • 2007
  • To the Boundary Scan, this architecture in Scan testing of design under the control of boundary scan is used in boundary scan design to support the internal scan chain. The internal scan chain has single scan-in port and single scan-out port that multiple scan chain cannot be used. Internal scan design has multiple scan chains, those chains must be stitched to form a scan chain as this paper. We propose an efficient Boundary Scan test structure for multiple clock testing in design.

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IEEE 1149.1 표준에 근거한 다중 클럭을 이용한 단일 캡쳐 스캔 설계에 적용되는 경계 주사 테스트 기법에 관한 연구 (Test Methodology for Multiple Clocks Single Capture Scan Design based on JTAG IEEE1149.1 Standard)

  • 김인수;민형복
    • 전기학회논문지
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    • 제56권5호
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    • pp.980-986
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    • 2007
  • Boundary scan test structure(JTAG IEEE 1149.1 standard) that supports an internal scan chain is generally being used to test CUT(circuit under test). Since the internal scan chain can only have a single scan-in port and a single scan-out port; however, existing boundary test methods can not be used when multiple scan chains are present in CUT. Those chains must be stitched to form a single scan chain as shown in this paper. We propose an efficient boundary scan test structure that adds a circuit called Clock Group Register(CGR) for multiple clocks testing within the design of multiple scan chains. The proposed CGR has the function of grouping clocks. By adding CGR to a previously existing boundary scan design, the design is modified. This revised scan design overcomes the limitation of supporting a single scan-in port and out port, and it bolsters multiple scan-in ports and out ports. Through our experiments, the effectiveness of CGR is proved. With this, it is possible to test more complicated designs that have high density with a little effort. Furthermore, it will also benefit in designing those complicated circuits.

시스템 내에 존재하는 다중 클럭을 제어하는 테스트 기법에 관한 연구 (Test Methodology for Multiple Clocks in Systems)

  • 이일장;김인수;민형복
    • 대한전기학회:학술대회논문집
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    • 대한전기학회 2007년도 제38회 하계학술대회
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    • pp.1840-1841
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    • 2007
  • To the Boundary Scan, this architecture in Scan testing of design under the control of boundary scan is used in boundary scan design to support the internal scan chain. The internal scan chain has single scan-in port and single scan-out port that multiple scan chain cannot be used. Internal scan design has multiple scan chains, those chains must be stitched to form a scan chain as this paper. We propose an efficient Boundary Scan test structure for multiple clock testing in design.

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An Efficient Technique to Protect AES Secret Key from Scan Test Channel Attacks

  • Song, Jae-Hoon;Jung, Tae-Jin;Jung, Ji-Hun;Park, Sung-Ju
    • JSTS:Journal of Semiconductor Technology and Science
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    • 제12권3호
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    • pp.286-292
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    • 2012
  • Scan techniques are almost mandatorily adopted in designing current System-on-a-Chip (SoC) to enhance testability, but inadvertently secret keys can be stolen through the scan test channels of crypto SoCs. An efficient scan design technique is proposed in this paper to protect the secret key of an Advanced Encryption Standard (AES) core embedded in an SoC. A new instruction is added to IEEE 1149.1 boundary scan to use a fake key instead of user key, in which the fake key is chosen with meticulous care to improve the testability as well. Our approach can be implemented as user defined logic with conventional boundary scan design, hence no modification is necessary to any crypto IP core. Conformance to the IEEE 1149.1 standards is completely preserved while yielding better performance of area, power, and fault coverage with highly robust protection of the secret user key.

FPGA 경계 스캔 체인을 재활용한 FPGA 자가 테스트 회로 설계 (A Design of FPGA Self-test Circuit Reusing FPGA Boundary Scan Chain)

  • 윤현식;강태근;이현빈
    • 전자공학회논문지
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    • 제52권6호
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    • pp.70-76
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    • 2015
  • 본 논문은 FPGA 내부의 경계 스캔 체인을 자가 테스트 회로로써 재활용하기 위한 FPGA 자가 테스트 회로 설계 기술을 소개한다. FPGA의 경계 스캔 체인은 테스트나 디버깅 기능뿐만 아니라 각 셀에 연결되어 있는 입출력 핀의 기능을 설정하기 위해서도 사용되기 때문에 일반적인 칩의 경계 스캔 셀보다 매우 크다. 따라서, 본 논문에서는 FPGA 경계 스캔 셀의 구조를 분석하고 소수의 FPGA 로직과 함께 테스트 패턴 생성과 결과 분석이 가능하도록 설계한 BIST(built-in-self-test) 회로를 제시한다. FPGA의 경계 스캔 체인을 자가 테스트를 위하여 재사용함으로써 면적 오버헤드를 줄일 수 있고 보드상에서 프로세서를 사용한 온-라인(on-line) 테스트/모니터링도 가능하다. 실험을 통하여 오버헤드 증가량과 시뮬레이션 결과를 제시한다.

경계 주사 구조를 이용한 새로운 실시간 모니터링 실장 제어기 설계 (A Design of New Real Time Monitoring Embedded Controller using Boundary Scan Architecture)

  • 박세현
    • 한국멀티미디어학회논문지
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    • 제4권6호
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    • pp.570-578
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    • 2001
  • 경계 주사 구조(Boundary Scan Architecture)기 법은 복잡한 인쇄 회로 기판(PCB : Printed Circuit Board)을 테스트하기 위해 도입되었다. 이러한 경계 주사 구조는 시스템의 정상 동작에 간섭을 주지 않고 시스템의 동작 상태를 실시간 모니터링 하는데 대단한 잠재력을 지니고 있다. 본 논문에서는 경계 주사 구조를 이용하여 시스템의 작동 상태를 실시간으로 모니터 하기 위한 새로운 실장 제어기를 제안하고 설계한다. 제안된 실시간 모니터링 실장 제어기는 경계 주사 구조의 경계 주사 셀 제어기(Test Access Port Controller)와 범용 실장 제어기(Embedded Controller)로 구성되어 있다. 제안된 경계 주사 구조를 이용한 실시간 모니터링 실장제어기는 하드와이어의 자원을 절약해 주고 경계 주사 구조를 지니고 있는 칩에 쉽게 인터페이스 된다. 실험 결과는 제안된 실장제어 기가 시스템의 동작 상태를 실시간 모니터 하는데 호스트 컴퓨터에 의한 모니터 링에 비해 효과적임을 보여준다.

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지연고장 탐지를 위한 IEEE 1149.1 바운다리스캔 설계 (IEEE1149.1 Boundary Scan Design for the Detection of Delay Defects)

  • 김태형;박성주
    • 한국정보과학회논문지:시스템및이론
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    • 제26권8호
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    • pp.1024-1030
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    • 1999
  • IEEE 1149.1 바운다리스캔은 보드 수준에서 고장점검 및 진단을 위한 테스트 설계기술이다. 그러나, 바운다리스캔 제어기의 특성상 테스트 패턴의 주입에서 관측까지 2.5 TCK가 소요되므로, 연결선상의 지연고장을 점검할 수 없다. 본 논문에서는 UpdateDR 신호를 변경하여, 테스트 패턴 주입에서 관측까지 1 TCK가 소요되게 함으로써, 지연고장 점검을 가능하게 하는 기술을 소개한다. 나아가서, 정적인 고장점검을 위한 테스트 패턴을 개선해 지연고장 점검까지 가능하게 하는, N개의 net에 대한 2 log(n+2) 의 새로운 테스트패턴도 제안한다. 설계와 시뮬레이션을 통해 지연고장 점검이 가능함을 확인하였다.Abstract IEEE 1149.1 Boundary-Scan is a testable design technique for the detection and diagnosis of faults on a board. However, since it takes 2.5TCKs to observe data launched from an output boundary scan cell due to inherent characteristics of the TAP controller, it is impossible to test delay defects on the interconnect nets. This paper introduces a new technique that postpones the activation of UpdateDR signal by 1.5 TCKs while complying with IEEE 1149.1 standard. Furthermore we have developed 2 log(n+2) , where N is the number of nets, interconnect test patterns to test delay faults in addition to the static interconnect faults. The validness of our approach is verified through the design and simulation.

CSG 표현과 경계 표현을 이용한 입체의 설계 및 화면표시 (Design and Display of Solids Using CSG and Boundary Representation)

  • 박기현;경종민
    • 대한전자공학회논문지
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    • 제27권2호
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    • pp.151-157
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    • 1990
  • 본 논문에서는 CSG 방식으로 나타내어진 3차원 입체를 신속하게 외형선 표시방식으로 그려줄 수 있는 방법을 제안한다. 두 개의 CSG 트리가 하나로 결합될때, 각 종속 트리에 해당하는 입체를 구성하는 다각형들간의 교차 부분을 계산하여 주어진 결합 연산자에 따라 합성 입체의 경계선 표현을 얻어내고, 이를 트리의 루트노드에 저장한다. 루트 노드에 저장된 경계선 표현은 입체를 외형선 표시방식으로 그려주는 부분과 다음 경계선 표현 계산에서 사용된다. 자유 곡면을 모델링하기 위하여 Bezier 곡면을 기본 입체의 하나로 취급하였고, 설계된 입체에 대한 실제적인 영상을 얻기 위하여 scan-line 알고리듬을 사용하였는데, 이 방식에서는 각 scan-line을 다각형들이 교차하지 않는 구간들로 나누고, 입체의 CSG 표현을 이용하여 각 구간을 묘화한다.

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화물 검색시스템 구현 및 Boundary_Scan Test (Cargo Inspection System Design and Boundary-Scan Test)

  • 김봉수;김인수;유선원;김성원;이선화;이윤;한범수
    • 대한전기학회:학술대회논문집
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    • 대한전기학회 2002년도 합동 추계학술대회 논문집 정보 및 제어부문
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    • pp.197-200
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    • 2002
  • We newly developed the procedures of X-ray Cargo inspection system with acquisition of multi-channel data, analog to digital converter and post logic circuit which is controlled by the FPGA. The IEEE1149.1 standard defines a four-wire serial interface(a fifth wire is optional)to access complex integrated circuits(ICs) such as PLD. This paper describes that Boundary_Scan test method applied to our home made cargo inspection system.

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지연고장 점검을 위한 효율적인 IEEE 1149.1 바운다리스캔 설계 (An Efficient IEEE 1149.1 Boundary Scan Design for At-Speed Delay Testing)

  • Kim, Tae-Hyung;Park, Sung-Ju
    • 대한전자공학회논문지SD
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    • 제38권10호
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    • pp.728-734
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    • 2001
  • 현재의 IEEE 1149.1 바운다리스캔 표준안은 보드나 내장 코어의 연결선상의 지연고장은 점검 할 수 없다. 본 논문에서는 표준안에 위배기지 않게 TAP 제어기를 수정함으로 시스템 클럭 속도에서 지연고장을 점검 할 수 있는 기술을 개발하였다. 실험을 통해서 본 논문에서 제안한 방법이 기존의 방법보다 추가되는 면적이 적음을 보였다.

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