• 디지털산업정보학회논문지
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• 제12권4호
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• pp.33-40
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• 2016

Previous works for detecting arrhythmia have mostly used nonlinear method to increase classification accuracy. Most methods require accurate detection of ECG signal, higher computational cost and larger processing time. But it is difficult to analyze the ECG signal because of various noise types. Also in the healthcare system based IOT that must continuously monitor people's situation, it is necessary to process ECG signal in realtime. Therefore it is necessary to design efficient algorithm that classifies different arrhythmia in realtime and decreases computational cost by extrating minimal feature. In this paper, we propose R wave detection considering complexity and arrhythmia classification based on binary coding. For this purpose, we detected R wave through SOM and then RR interval from noise-free ECG signal through the preprocessing method. Also, we classified arrhythmia in realtime by converting threshold variability of feature to binary code. R wave detection and PVC, PAC, Normal classification is evaluated by using 39 record of MIT-BIH arrhythmia database. The achieved scores indicate the average of 99.41%, 97.18%, 94.14%, 99.83% in R wave, PVC, PAC, Normal.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2004년도 ICCAS
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• pp.252-255
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• 2004

This paper presents a new technique to generate the 1-bit signal by decoding Pulse Width Modulation (PWM) signal to a binary file before programming onto the ROM. Since each PWM signal requires only 1-bit digital signal, PWM signal and other forms of digital signal related to multi-bit can be simply generated. The results demonstrate that using this new technique to generate the PWM signal can simplify the process and hardware complication. Moreover, the signal's data and frequency can be easily modified by programming the data onto the ROM and using the counter, respectively, which can reduce the size of the circuit and make the PCB easier.

• 한국정보전자통신기술학회논문지
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• 제8권6호
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• pp.460-469
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• 2015

본 연구는 IoT 기술을 이용한 의료기기에서 송수신되는 대량의 이진데이터의 디지털 변조 과정시 독특한 압축 알고리즘을 적용하여 보다 빠른 시간내에 데이터를 송수신하기 위한 연구이다. 이를 위해 이진데이터 스트리밍을 간단한 규칙에 따라 바이너리 클러스터라는 단위로 구분한 뒤, 각 바이너리 클러스터에 대해 1차 압축바이너리 클러스터를 생성하고 유형별로 추가적인 압축 연산을 통해 1 내지 2비트를 압축한 2차 압축 바이너리 클러스터를 생성한 뒤, 각각의 2차 압축 바이너리 클러스터를 맨체스터 라인코딩 방식으로 전송하였다. 특히 본 연구에서는 각각의 2차 압축바이너리 클러스터들의 구분을 위한 정보로서 휴지 전위를 2차 압축 바이너리 클러스터를 코딩한 맨체스터 코드 사이에 삽입 전송하는 방법을 제안하였다. 이를 통해, 2비트 압축된 바이너리 클러스터의 경우 휴지 전위를 위한 1 전송 단위 시간의 소요를 고려하더라도 추가적으로 1 전송 단위 시간의 시간적 이득을 얻게 됨으로써 전송 속도를 향상시킬 수 있을 것으로 기대되었다. 휴지 전위는 1개 전송 단위로서만 독립적으로 각각 분리된 압축바이너리 클러스터들의 연결에 사용하므로, 2개 전송단위 시간 이상의 연속된 휴지 전위는 존재하지 않게 되고, 맨체스터 코딩의 기본 규칙을 준수하므로 직류 성분도 존재하지 않게 된다. 특히 이미 정보이론 알고리즘을 이용한 압축된 이진 데이터에 대해서도 본 연구에서 제안한 압축전송 과정을 이용할 경우 전송 속도를 추가적으로 약 12.6% 향상 시킬 수 있음이 예측되었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 V
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• pp.2621-2624
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• 2003

In this paper, we designed 12Bit DAC(Digital to Analog Converter) that applied to multiple-valued logic system to Binary system. The proposed D/A Converter structure consists of the Binary to Quaternary Converter(BQC) and Quaternary to Analog Converter(QAC). The BQC converts the two input binary signals to the one Digit Quaternary output signal. The QAC converts the Quaternary input signal to the Analog output signal. The proposed DAC structure can implement voltage mode DAC that high resolution low power consumption with reduced chip area. And also, it has advantage of the easy expansion of resolution and fast settling time.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.285-288
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• 2005

In this paper, we propose a two step Binary Exponential search algorithm for rapid acquisition time of UWB(Ultra Wide Band) signal on UWB communication systems. Previous proposed timing acquisition algorithm is searching whole frame that consist of the number of n Bins to terminate search, however this paper proposed two step Binary Exponential search algorithm can achieve remarkable reduction of UWB signal acquisition time as limiting search group. Proposed search algorithm is consisting of search group establishment step and Bit Reversing of search group establishment step.

• 한국통신학회논문지
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• 제39A권6호
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• pp.350-356
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• 2014

본 논문에서는 차세대 GPS 시스템에 채용된 시간 복합 이진 옵셋 반송파의 (time-multiplexed binary offset carrier: TMBOC) 신호 추적 성능을 향상시키기 위한 국소 신호를 설계한다. 구체적으로 TMBOC 변조는 BOC(6,1) 신호 성분을 포함하고 있다는 점으로부터 착안하여, TMBOC(6,1,4/33) 신호의 부반송파를 BOC(6,1) 부 반송파 펄스 주기로 일정하게 나누는 방식으로 국소 신호를 설계한다. 이후, 설계한 국소 신호를 통해 얻은 부분 상관함수들을 재조합하여 TMBOC(6,1,4/33) 신호의 자기상관함수에 존재하는 주변 첨두를 제거함으로써 모호성 문제를 해결한다. 모의실험을 통해 설계한 국소 신호를 이용하여 신호 추적을 수행할 경우, 자기상관함수 및 기존의 기법을 이용하는 경우에 비해 향상된 추적 오류 표준편차 (tracking error standard deviation: TESD) 성능을 가짐을 확인하였다.

• 융합신호처리학회 학술대회논문집
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• 한국신호처리시스템학회 2001년도 하계 학술대회 논문집(KISPS SUMMER CONFERENCE 2001
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• pp.9-12
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• 2001

DS/CDMA 시스템에서는 여러 채널의 신호를 더하여 전송하는 경우 신호의 레벨 수가 증가하여 높은 선형성의 전력증폭기의 사용이 요구된다. 펄스폭변조(Pulse Width: PW)/CDMA 시스템은 여러 채널의 데이터가 더해져서 만들어진 멀티레벨 신호를 펄스폭 변조를 하여 전송하는 방식으로, 신호의 레벨이 binary 형태로 유지되어 전력증폭기의 변복조 회로가 단순해지는 장점이 있다. 본 논문에서는 AWGN 잡음환경 하에서 PW/CDMA 시스템의 비트오율 특성을 해석적으로 유도하여 DS/CDMA 시스템과 비교하였으며, 유도한 결과를 시뮬레이션을 통하여 확인하였다.

• 한국항행학회논문지
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• 제15권5호
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• pp.735-741
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• 2011

본 논문에서는 고속 Binary CDMA 시스템에서 신호대잡음비의 추정 오차가 MMSE-DFE의 BER 성능에 미치는 영향을 분석하였다. MMSE 등화 알고리즘은 입력신호의 신호대잡음비 값이 필요하기 때문에, 프리엠블의 CAZAC 시퀀스로부터 신호대잡음비를 추정해야한다. 그러나 잡음과 ISI가 존재하는 환경에서는 정확한 신호대잡음비 추정이 불가능하므로 추정 오차가 발생하고, 이로 인해 등화기의 성능이 열화된다. 본 논문의 실험 결과는 MMSE-DFE 설계시에 SNR 추정 알고리즘의 선택 기준으로 활용될 수 있다.

• 융합신호처리학회논문지
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• 제14권4호
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• pp.217-221
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• 2013

최근, 이진 특징 기술자를 생성하는 방법에 대한 연구가 많이 진행되고 있다. 이진 특징 기술자의 정합은 비트 연산에 기반한 해밍거리를 이용하므로 실수 연산에 기반한 유클리디안 거리를 이용하는 기존의 일반적인 특징 기술자의 정합보다 훨씬 효율적이기 때문이다. 그러나, 특징 수의 증가는 정합 속도를 선형적으로 감소시키는 원인이 되기 때문에, 객체 추적과 같은 실시간 처리가 중요한 응용 분야에서는 이진 특징 기술자의 정합 속도를 더욱 향상시킬 수 있는 방법에 대한 요구가 증가해 왔다. 이에 본 논문에서는 고차원의 이진 특징 기술자를 여러 저차원의 이진 특징 기술자로 나누어 부분 해밍거리를 계산하고 순차적으로 분석함으로써, 정합 속도는 크게 개선하면서도 정확도는 유지할 수 있는 방법을 제안한다. 제안된 방법의 효율성을 분석하기 위해 기존의 정합 방법들과의 비교 실험을 수행한다. 아울러, 제안된 고속화 방법의 성능을 극대화하기 위한 이진 특징 기술자 생성 방법에 대해서도 논의한다. 몇가지 생성 방법에 대한 성능을 분석함으로써, 가장 효과적인 방법을 모색한다.

• 전자공학회논문지SC
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• 제40권3호
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• pp.152-162
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• 2003

본 논문에서는 전압모드를 기초로 한 2진-4치 상호 변환기와 논리 게이트의 기본 소자라고 할 수 있는 4치 인버터회로를 설계하였다. 2진-4치 변환기는 2비트의 2진 신호를 입력으로 하여 1디지트의 4치 신호를 출력하는 회로이고 4치-2진 변환기는 1디지트의 4치 신호를 받아들여 2비트의 2진 신호를 출력하는 회로이며 Down-literal Circuit(DLC)블록과 2진 조합회로(CLC : Combinational Logic Circuit)블록으로 구성된다. 4치 인버터회로를 구현함에 있어서는 기준전압 생성 및 제어신호 생성을 모두 DLC를 사용하고 스위치 부분만을 일반 MOS로 사용하여 설계하였다. 설계된 회로들은 +3V 단일 공급 전원에서 0.35㎛ N-well doubly-poly four-metal CMOS technology의 파라미터를 사용한 Hspice를 이용하여 모의 실험을 하였다. 모의 실험 결과는 샘플링 레이트가 250MHz, 소비 전력은 0.6mW, 출력은 0.1V이내의 범위에서 전압레벨을 유지하는 결과를 보였다.