• JSTS:Journal of Semiconductor Technology and Science
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• 제6권4호
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• pp.264-269
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• 2006

A $0.12GHz{\sim}1.4GHz$ DLL-based clock generator with the capability of multiplied four phase clock generation was designed using a 0.18um CMOS process. An adaptive bandwidth DLL with a regulated supply delay line was used for a multiphase clock generation and a low jitter. An extra phase detector (PD) in a reference DLL solves the problem of the initial VCDL delay and achieves a fast lock time. Twice multiplied four phase clocks were generated at the outputs of four edge combiners, where the timing alignment was achieved using a coarse lock signal and the 10 multiphase clocks with T/8 time difference. Those four clocks were combined one more time using a static XOR circuit. Therefore the four times multiplication was achieved. With a 1.8V supply, the rms jitter of 2.1ps and the peak-to-peak jitter of 14.4ps were measured at 1.25GHz output. The operating range is $0.12GHz{\sim}1.4GHz$. It consumes 57mW and occupies 450*325um2 of die area.

• 한국통신학회논문지
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• 제29권9A호
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• pp.1101-1107
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• 2004

본 논문은 통신 시스템에서 오류 검출을 위해 널려 사용되고 있는 Cyclic Redundancy Check (CRC) 회로의 병렬 구현을 위한 새로운 회로 축소 알고리즘 및 설계 기술을 소개한다. 논리 수준을 최소화하여 CRC 속도를 증진시키기 위해서 입력데이터와 CRC 내부 신호를 두 개 단위로 그룹화 하는 새로운 알고리즘을 개방하였다 성능 평가를 위해 16 비트와 32 비트 CRC 를 PLD (Programmable Logic Device) 및 표준 셀 라이브러리를 이용하여 합성하였으며, 기존에 제시되었던 방법보다 성능이 향상되었음을 보여준다.

• Progress in Superconductivity
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• 제7권2호
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• pp.109-113
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• 2006

The Arithmetic Logic Unit (ALU) is a core element of a computer processor that performs arithmetic and logic operations on the operands in computer instruction words. We have developed and tested an RSFQ multi-bit ALU constructed with half adder unit cells. To reduce the complexity of the ALU, We used half adder unit cells. The unit cells were constructed of one half adder and three de switches. The timing problem in the complex circuits has been a very important issue. We have calculated the delay time of all components in the circuit by using Josephson circuit simulation tools of XIC, $WRspice^{TM}$, and Julia. To make the circuit work faster, we used a forward clocking scheme. This required a careful design of timing between clock and data pulses in ALU. The designed ALU had limited operation functions of OR, AND, XOR, and ADD. It had a pipeline structure. The fabricated 1-bit, 2-bit, and 4-bit ALU circuits were tested at a few kilo-hertz clock frequency as well as a few tens giga-hertz clock frequency, respectively. For high-speed tests, we used an eye-diagram technique. Our 4-bit ALU operated correctly at up to 5 GHz clock frequency.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제11권2호
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• pp.1180-1200
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• 2017

Currently, automated payment services provide intuitive user interfaces by adapting various wireless communication devices with mobile services. For example, companies like Samsung, Google, and Apple have selected the NFC payment method to service payments of existing credit cards. An electronic payment standard has been released for NFC activation within Korea and will strengthen the safety of payment service communications. However, there are various security risks regarding the NFC-based electronic payment method. In particular, the NFC payment service using the recently released lightweight devices cannot provide the cryptographic strength that is supported by many financial transaction services. This is largely due to its computational complexity and large storage resource requirements. The chaotic map introduced in this study can generate a highly complicated code as it is sensitive to the initial conditions. As the lightweight study using the chaotic map has been actively carried out in recent years, associated authentication techniques of the lightweight environment have been released. If applied with a chaotic map, a high level of cryptographic strength can be achieved that can provide more functions than simple XOR operations or HASH functions. Further, this technique can be used by financial transaction services. This study proposes a mutual authentication technique for NFC-PCM to support an NFC payment service environment based on the chaotic map.

• 한국컴퓨터정보학회논문지
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• 제10권1호
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• pp.27-34
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• 2005

현재의 침입차단, 침입탐지 등의 보안강화시스템은 공격자에 대하여 해당 트래픽만을 차단하는 수동적인 방어 시스템으로 실제 공격자에 대한 능동적인 대응이 부족하여 재공격 및 우회공격에 취약하다. 또한, 현재의 역추적 기술은 수작업을 통한 로그정보 수집 및 추적으로 인해 많은 시간과 인력이 필요하여 능동적 대응이 불가능하다. 본 논문에서는 현재의 인터넷 환경에 적용 가능하며 재공격 및 우회공격에 대응하기 위하여 IP헤더에 마크를 삽입하여 추적하는 TCP 연결 역추적 기법을 제안한다. 제안된 기법은 기존네트워크 구성요소의 수정이 불필요하고, 응답패킷에 XOR 연산 기법을 적용하여 마킹되는 정보의 양과 자원의 오버헤드를 줄일 수 있다.

• Journal of the Optical Society of Korea
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• 제19권6호
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• pp.592-603
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• 2015

In this paper, an optical implementation of a novel asymmetrical cryptosystem combined with D-H secret key sharing and triple DES is proposed. The proposed optical cryptosystem is realized by performing free-space interconnected optical logic operations such as AND, OR and XOR which are implemented in Mach-Zehnder type interferometer architecture. The advantage of the proposed optical architecture provides dual outputs simultaneously, and the encryption optical setup can be used as decryption optical setup only by changing the inputs of SLMs. The proposed cryptosystem can provide higher security strength than the conventional electronic algorithm, because the proposed method uses 2-D array data, which can increase the key length surprisingly and uses 3DES algorithm, which protects against “meet in the middle” attacks. Another advantage of the proposed asymmetrical cryptosystem is that it is free to change the user’s two private random numbers in generating the public keys at any time. Numerical simulation and performance analysis verify that the proposed asymmetric cryptosystem is effective and robust against attacks for the asymmetrical cipher system.

• 한국ITS학회 논문지
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• 제1권1호
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• pp.10-16
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• 2002

본 논문은 논리연산을 이용한 주행차량들의 영상분할 알고리즘을 제안하였다. 연속된 프레임 간에 XOR(Exclusive OR)연산을 행함으로써 차영상을 구하였고, Laplacian 필터링, AND 연산, 팽창(dilation)연산 등을 이용하여 주행차량들에 대해서만 에지들을 추출하고 이들을 영상분할 함으로써 기존방법에 비해 평활화 단계에서 나타날 수 있는 잡음을 제거하였고, 전처리 단계를 줄였으며, 알고리즘을 단순화 하였다 또한 분할된 영상으로부터 컬러 등 주행차량의 특징을 직접 추출 가능토록 하였다. 30fps로 90,000프레임 이상 촬영 된 주행차량들을 대상으로 제안된 알고리즘의 우수성을 보였다

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2002년도 추계학술발표논문집 (중)
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• pp.841-844
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• 2002

이 논문에서는 동적이고 규모가 큰 그룹에 대해서 한명의 그룹 관리자가 존재하면서, 특별히 새로운 그룹키가 갱신될 때마다 새로운 정보를 받기 힘든 구성원, 즉 스테이트리스 리시버(stateless receiver)에게 적합한 방법을 제안한다. 이 방법은 구성원에게 각각 한 개씩 주어지는 개인키를 전송하는 메시지를 제외한 다른 모든 메시지들에는 암호화 과정이 요구되지 않는다. 즉, 갱신된 그룹키를 공유하기 위해 필요한 계산은 단지 O($log_2$n) 번의 해쉬함수 계산과 배타적 논리합(XOR)을 수행하는 것이며, 그룹키를 갱신하기 위해 필요한 정보는 암호화될 필요없는 멀티캐스트 메시지와 그룹에 추가될 때 그룹 관리자로부터 받은 초기값이다. 또한 제안하는 방법은 새롭게 추가된 사람이 이전의 그룹키에 대한 어떠한 정보도 알 수 없으며(후방보호 : Backward Secrecy), 삭제되는 사람 역시 이후의 새로운 그룹키에 대한 정보를 알 수 없다(전방보호 : Forward Secrecy). 또한 제안된 방법에 게시판이 이용된다면, 각 그룹의 구성원은 어떠한 멀티캐스트 메시지없이 단지 자신의 초기 개인키만으로 필요한 모든 노드키들을 계산할 수 있다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제10권1호
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• pp.1-10
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• 2010

This paper proposes a two-phase clocked adiabatic static CMOS logic (2PASCL) circuit that utilizes the principles of adiabatic switching and energy recovery. The low-power 2PASCL circuit uses two complementary split-level sinusoidal power supply clocks whose height is equal to $V_{dd}$. It can be directly derived from static CMOS circuits. By removing the diode from the charging path, higher output amplitude is achieved and the power consumption of the diode is eliminated. 2PASCL has switching activity that is lower than dynamic logic. We also design and simulate NOT, NAND, NOR, and XOR logic gates on the basis of the 2PASCL topology. From the simulation results, we find that 2PASCL 4-inverter chain logic can save up to 79% of dissipated energy as compared to that with a static CMOS logic at transition frequencies of 1 to 100 MHz. The results indicate that 2PASCL technology can be advantageously applied to low power digital devices operated at low frequencies, such as radio-frequency identifications (RFIDs), smart cards, and sensors.

• 한국정보통신설비학회:학술대회논문집
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• 한국정보통신설비학회 2005년도 하계학술대회
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• pp.406-414
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• 2005

본 논문에서는 동력학적 특성이 좋은 PLCM(Piecewise Linear Chaotic Map)을 이용한 128비트의 키와 128비트 평문 블록의 카오스 블록 암호화 기법을 제한한다. 본 논문에서 제안한 기법은 128비트의 키를 PLCM을 이용해서 4개의 32비트 서브키로 이루어진 세션 키 생성하는 키 생성과정과 128비트 평문을 4개로 나눈 32비트 서브 블록들과 4개의 서브키와의 XOR(Exclusive-OR)된 값을 PLCM의 초기 값과 반복회수로 사용해서 암호문을 생성하는 암/복호화 과정으로 이루어져 있다. 본 논문에서는 제안한 기법이 실험 결과와 안전성 분석을 통해 여러 가지 통계적 공격에 매우 강하고 Avalanche Effect와 Randomness 특성이 매우 좋음을 보여준다.