• 제목/요약/키워드: Wafer Fabrication

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Predicting Due Dates under Various Combinations of Scheduling Rules in a Wafer Fabrication Factory

  • Sha, D.Y.;Storch, Richard;Liu, Cheng-Hsiang
    • Industrial Engineering and Management Systems
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    • 제2권1호
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    • pp.9-27
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    • 2003
  • In a wafer fabrication factory, the completion time of an order is affected by many factors related to the specifics of the order and the status of the system, so is difficult to predict precisely. The level of influence of each factor on the order completion time may also depend on the production system characteristics, such as the rules for releasing and dispatching. This paper presents a method to identify those factors that significantly impact upon the order completion time under various combinations of scheduling rules. Computer simulations and statistical analyses were used to develop effective due date assignment models for improving the due date related performances. The first step of this research was to select the releasing and dispatching rules from those that were cited so frequently in related wafer fabrication factory researches. Simulation and statistical analyses were combined to identify the critical factors for predicting order completion time under various combinations of scheduling rules. In each combination of scheduling rules, two efficient due date assignment models were established by using the regression method for accurately predicting the order due date. Two due date assignment models, called the significant factor prediction model (SFM) and the key factor prediction model (KFM), are proposed to empirically compare the due date assignment rules widely used in practice. The simulation results indicate that SFM and KFM are superior to the other due date assignment rules. The releasing rule, dispatching rule and due date assignment rule have significant impacts on the due date related performances, with larger improvements coming from due date assignment and dispatching rules than from releasing rules.

LED 칩 제조용 사파이어 웨이퍼 절단을 위한 내부 레이저 스크라이빙 가공 특성 분석 (Analysis of Cutting Characteristic of the Sapphire Wafer Using a Internal Laser Scribing Process for LED Chip)

  • 송기혁;조용규;김병찬;강동성;조명우;김종수;유병소
    • 한국산학기술학회논문지
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    • 제16권9호
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    • pp.5748-5755
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    • 2015
  • 스크라이빙 공정은 LED 칩 생성을 위한 절단 공정으로 칩의 특성 및 생산량을 결정하는 중요한 공정이다. 기존의 기계적 방식 및 레이저 방식의 스크라이빙 공정은 칩의 열 변형 및 강도 저하, 절단 영역의 제한 등의 문제점이 있다. 이러한 문제를 해결하기 위해 웨이퍼 내부에 공극을 생성하여 자가 균열을 유도하는 내부 레이저 스크라이빙 공정이 연구되고 있으나 LED 칩 제작을 위한 사파이어 웨이퍼의 절단에 대한 연구는 미비한 실정이다. 본 논문은 LED 칩 제작에 사용되는 사파이어 웨이퍼의 내부 레이저 스크라이빙 공정을 적용하기 위해 주요 가공 변수를 정립하고 가공 실험을 통하여 절단 특성을 분석함으로써 내부 레이저 스크라이빙 시스템 구축을 위한 기초 가공 조건을 확립하였다.

새로운 트랜치 방법을 이용한 저저항 실리콘 기판에서의 High Q 인덕터의 구현 (Realization of High Q Inductor on Low Resistivity Silicon Wafer using a New and simple Trench Technique)

  • 이홍수;이진효유현규김대용
    • 대한전자공학회:학술대회논문집
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    • 대한전자공학회 1998년도 추계종합학술대회 논문집
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    • pp.629-632
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    • 1998
  • This paper presents a new and simple technique to realize high Q inductor on low resistivity silicon wafer with 6 $\Omega$.cm. This technique is very compatible with bipolar and CMOS standard silicon process. By forming the deep and narrow trenches on the low resistivity wafer substrate under inductor pattern, oxidizing and filling with undoped polysilicon, the low resistivity silicon wafer acts as high resistivity wafer being suitable for the fabrication of high Q inductor. By using this technique the quality factor (Q) for 8-turn spiral inductor was improved up to max. 10.3 at 2 ㎓ with 3.0 $\mu\textrm{m}$ of metal thickness. The experiment results show that Q on low resistivity silicon wafer with the trench technique have been improved more than 2 times compared to the conventional low resistivity silicon wafer without trenches.

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실리콘 웨이퍼 습식 식각장치 설계 및 공정개발 (Design of Single-wafer Wet Etching Bath for Silicon Wafer Etching)

  • 김재환;이용일;홍상진
    • 반도체디스플레이기술학회지
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    • 제19권2호
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    • pp.77-81
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    • 2020
  • Silicon wafer etching in micro electro mechanical systems (MEMS) fabrication is challenging to form 3-D structures. Well known Si-wet etch of silicon employs potassium hydroxide (KOH), tetramethylammonium hydroxide (TMAH) and sodium hydroxide (NaOH). However, the existing silicon wet etching process has a fatal disadvantage that etching of the back side of the wafer is hard to avoid. In this study, a wet etching bath for 150 mm wafers was designed to prevent back-side etching of silicon wafer, and we demonstrated the optimized process recipe to have anisotropic wet etching of silicon wafer without any damage on the backside. We also presented the design of wet bath for 300 mm wafer processing as a promising process development.

마스크에 대한 기계적 가공을 이용한 단결정 실리콘의 미세 패턴 가공 (Selective Removal of Mask by Mechanical Cutting for Micro-patterning of Silicon)

  • 진원혁;김대은
    • 한국정밀공학회지
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    • 제16권2호통권95호
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    • pp.60-67
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    • 1999
  • Micro-fabrication techniques such as lithography and LIGA processes usually require large investment and are suitable for mass production. Therefore, there is a need for a new micro-fabrication technique that is flexible and more cost effective. In this paper a novel, economical and flexible method of producing micro-pattern on silicon wafer is presented. This method relies on selective removal of mask by mechanical cutting. Then micro-pattern is produced by chemical etching. V-shaped grooved of about 3 ${\mu}m$ wide and 2 ${\mu}m$ deep has been made on ${SiO_2}m$ coated silicon wafer with this method. This method may be utilized for making microstructures in MEMS application at low cost.

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오존수를 이용한 태양전지용 웨이퍼의 세정에 관한 연구 (A Study on Solar Cell Wafer Cleaning using Ozonate Water)

  • 문세호;채상훈;손영수
    • 전자공학회논문지
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    • 제50권11호
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    • pp.43-49
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    • 2013
  • 실리콘 태양전지 제조에 기판으로 사용되는 156 mm 실리콘 웨이퍼의 제작 공정에 적용하기 위한 오존수 세정 메커니즘에 대하여 연구하였다. 이를 위하여 생산 공정에 있어서 제품 불량 및 성능 저하를 유발하는 웨이퍼 표면 오염원을 분석하였으며, 이를 제거하기 위한 오존 세정공정에 대하여 실험하였다. 이 기술을 적용한 결과 미세입자는 94% 이상 제거 되었으며, 잔류 유기물도 45% 이상 더 제거되는 것으로 나타났다.

CMOS 이미지 센서의 웨이퍼 레벨 어셈블리를 위한 스페이스 형성에 관한 연구 (A study on forming a spacer for wafer-level CIS(CMOS Image Sensor) assembly)

  • 김일환;나경환;김현철;전국진
    • 대한전자공학회논문지SD
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    • 제45권2호
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    • pp.13-20
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    • 2008
  • 본 논문에서는 CMOS 이미지 센서의 웨이퍼 레벨 어셈블리를 위한 스페이스 제작 방법을 설명하였다. 스페이스 제작을 위해서 SU-8, PDMS, Si-interposer를 이용하는 세 가지 방법을 제안하였다. SU-8 스페이스에서는 균일한 두께 특성을 위해서 웨이퍼 회전 장치를 고안했으며, PDMS 스페이스에서는 glass/PDMS/glass 구조의 정렬 접합을 위해서 새로운 접합 방법을 제안하였다. Si-interposer를 이용한 스페이스 제작에서는 DRF을 이용한 접합 조건을 확립하였다. 세 가지의 실험 결과 Si-interposer를 이용한 스페이스 제작 시 glass/스페이스/glass 구조의 접합력이 가장 뛰어났으며, 접합력의 크기는 32.3MPa의 전단응력을 나타내었다.

웨이퍼 오류 패턴 인식 시뮬레이션 (Wafer Fail Pattern Classification Simulation)

  • 김상진;한영신;이칠기
    • 한국시뮬레이션학회논문지
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    • 제12권3호
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    • pp.13-20
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    • 2003
  • Semiconductor Manufacturing has emerged as one of the most important world industries. Even with the highly automated and precisely monitored facilities used to process the complex manufacturing steps in a near particle free environment, processing variations in wafer fabrication still exist. The causes of these variations may arise from equipment malfunctions, delicate and difficult processing steps, or human mistakes. In this paper, we could specify the cause stage and the cause equipment and take countermeasures at a speed by the conventional method, without depending on the experience and skills of the engineer

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