• 대한전자공학회논문지
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• 제9권5호
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• pp.19-26
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• 1972

V.V.C다이오드를 사용한 수정주파수 변조방식에 대한 간단한 소개와 그의 변사직선성, 변조왜곡 및 중심주파수의 안정도등 제반특성이 휴대용 간이형 FM송신기 변체기로서 적합한지를 실험적결과로써 기각하였다. 또한 52.750MHz에서 직접주파수변조하는 단일채늘 송수신기 및 10.7MHz에서 순파수변조하고 채늘발진기에서 나오는 주파수와 합성하여 운용주파수로 하는 2채늘 송수신기(무조정으로40채늘)등 이종류의 송수신기를 시작품으로 제작히여 우수한 종합특성을 얻었으며 이로써 실용성을 입증하였다.

• ETRI Journal
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• 제33권3호
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• pp.366-373
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• 2011

In this paper, we propose a low-power all-digital phase-locked loop (ADPLL) with a wide input range and a high resolution time-to-digital converter (TDC). The resolution of the proposed TDC is improved by using a phase-interpolator and the time amplifier. The phase noise of the proposed ADPLL is improved by using a fine resolution digitally controlled oscillator (DCO) with an active inductor. In order to control the frequency of the DCO, the transconductance of the active inductor is tuned digitally. The die area of the ADPLL is 0.8 $mm^2$ using 0.13 ${\mu}m$ CMOS technology. The frequency resolution of the TDC is 1 ps. The DCO tuning range is 58% at 2.4 GHz and the effective DCO frequency resolution is 0.14 kHz. The phase noise of the ADPLL output at 2.4 GHz is -120.5 dBc/Hz with a 1 MHz offset. The total power consumption of the ADPLL is 12 mW from a 1.2 V supply voltage.

• ETRI Journal
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• 제33권2호
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• pp.201-209
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• 2011

This paper presents a wide-band fine-resolution digitally controlled oscillator (DCO) with an active inductor using an automatic three-step coarse and gain tuning loop. To control the frequency of the DCO, the transconductance of the active inductor is tuned digitally. To cover the wide tuning range, a three-step coarse tuning scheme is used. In addition, the DCO gain needs to be calibrated digitally to compensate for gain variations. The DCO tuning range is 58% at 2.4 GHz, and the power consumption is 6.6 mW from a 1.2 V supply voltage. An effective frequency resolution is 0.14 kHz. The phase noise of the DCO output at 2.4 GHz is -120.67 dBc/Hz at 1 MHz offset.

• 한국정보통신학회논문지
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• 제8권4호
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• pp.906-911
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• 2004

본 논문에서는 FMCW레이더 시스템에서 안정된 소스원으로 사용할 수 있는 전압제어 유전체 공진 발진기를 구현하였다. 위상 잡음을 개선하기 위하여 저잡음 특성을 가진 MESFET과 높은 선택도의 유전체 공진기를 사용하였고, 안정된 전압 가변을 하기 위하여 Q같이 높고 가변 특성이 좋은 바렉터 다이오드를 사용하였다. 구현된 회로는 최적의 성능을 갖도록 하모닉 발란시스 시뮬레이션을 사용하였다. 제작된 전압제어 유전체 공진 발진기의 특성을 측정한 결과, 중심 주파수 12.05GHz에서 2.22㏈m 출력 파워와 -30㏈c의 고조파 억압과 중심 주파수 100KHz offest에서 -130㏈c의 매우 좋은 위상잡음 특성을 얻었으며, 바렉터 다이오드에 인가되는 전압의 변화에 따른 주파수 가변 범위는 중심 주파수에서 $\pm$18.7MHz를 얻었다. 제작된 VCDRO는 FMCW의 국부 발진기로 이용될 수 본 논문에서는 FMCW레이더 시스템에서 안정된 소스원으로 사용할 수 있는 전압제어 유전체 공진 발진기를 구현하였다. 위상 잡음을 개선하기 위하여 저잡음 특성을 가진 MESFET과 높은 선택도의 유전체 공진기를 사용하였고, 안정된 전압 가변을 하기 위하여 Q같이 높고 가변 특성이 좋은 바렉터 다이오드를 사용하였다. 구현된 회로는 최적의 성능을 갖도록 하모닉 발란시스 시뮬레이션을 사용하였다. 제작된 전압제어 유전체 공진 발진기의 특성을 측정한 결과, 중심 주파수 12.05GHz에서 2.22㏈m 출력 파워와 -30㏈c의 고조파 억압과 중심 주파수 100KHz offest에서 -130㏈c의 매우 좋은 위상잡음 특성을 얻었으며, 바렉터 다이오드에 인가되는 전압의 변화에 따른 주파수 가변 범위는 중심 주파수에서 $\pm$18.7MHz를 얻었다. 제작된 VCDRO는 FMCW의 국부 발진기로 이용될 수 있음을 확인하였다.

• Journal of information and communication convergence engineering
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• 제10권2호
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• pp.187-193
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• 2012

A 1 GHz CMOS fast-lock phase-locked loop (PLL) is proposed to support the quick wake-up time of mobile consumer electronic devices. The proposed fast-lock PLL consists of a conventional charge-pump PLL, a frequency-to-digital converter (FDC) to measure the frequency of the input reference clock, and a digital-to-analog converter (DAC) to generate the initial control voltage of a voltage-controlled oscillator (VCO). The initial control voltage of the VCO is driven toward a reference voltage that is determined by the frequency of the input reference clock in the initial mode. For the speedy measurement of the frequency of the reference clock, an FDC with a parallel architecture is proposed, and its architecture is similar to that of a flash analog-to-digital converter. In addition, the frequency-to-voltage converter used in the FDC is designed simply by utilizing current integrators. The circuits for the proposed fast-lock scheme are disabled in the normal operation mode except in the initial mode to reduce the power consumption. The proposed PLL was fabricated by using a 0.18-${\mu}m$ 1-poly 6-metal complementary metal-oxide semiconductor (CMOS) process with a 1.8 V supply. This PLL multiplies the frequency of the reference clock by 10 and generates the four-phase clock. The simulation results show a reduction of up to 40% in the worstcase PLL lock time over the device operating conditions. The root-mean-square (rms) jitter of the proposed PLL was measured as 2.94 ps at 1 GHz. The area and power consumption of the implemented PLL are $400{\times}450{\mu}m^2$ and 6 mW, respectively.

• 한국통신학회논문지
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• 제19권10호
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• pp.1982-1990
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• 1994

본 논문에서는 PLL(Phase Locked Loop)의 궤환 성질을 이용한 Ku-band ($10.95\sim11.70Hz$)용 위상고정 유전체공진 발진기를 설계 및 제작하였다. 유전체 공진 발진기에 인가되는 바이어스 중 게이트 바이어스의 변화에 대한 중심 주파수의 변화를 이용하여 전압제어 주파수 변화부를 제거하였고 위상 s비교를 위해서는 샘플링 위상 비교기를 이용하였다. 위상고정 유전체 공진 발신기는 X-band 주파수 대역의 유전체 공진 발진기 신호를 샘플링 위상 비교기에 인가하여 VHF대역의 기준 신호에 위상고정 시켜 높은 주파수 안정도를 얻는 것으로 유럽형 FSS(Fixed Satellite Service)를 위한 10.00GHz로 구현하였다. 측정 결과 본 논문의 위상고정 유전체 공진 발진기는 유전체 공진 발진기보다 높은 주파수 안정도를 보였으며, 10.00GHz 에서 출력전력 8.67dBm과 2차 고조파는 -42dBc이하이었고, carrier로 보터 10kHz 벗어난 점에서 -81 dBc/Hz 이하의 위상 잡음을 얻었다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2001년도 전력전자학술대회 논문집
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• pp.669-672
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• 2001

Generally, previous converter is divided into two categories to get high power factor and good output regulation. These two categories can be combined a category with a main switch. These converter is called Single Stage PFC Converter. This approach has good electrical characteristics of high power factor and fast output voltage regulation. The cost and size are important factor to design the converter in low power system. Even single stage can reduce the size and cost, but this approach needs to have additional circuit like control, PWM circuit. To improve these demerits, Top switch is one of good choice In reduce and size in low power single stage converter. Because it has the ability of current limit, thermal protection, oscillator, control circuit as well as a main switch ability.

• Journal of Power Electronics
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• 제10권5호
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• pp.548-554
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• 2010

In this paper, a 1.5 kW Interior Permanent Magnet Synchronous Generator (IPMSG) with a power conditioner for the grid integration of a variable-speed wind turbine is developed. The power-conditioning system consists of a series-type 12-pulse diode rectifier powered by a phase shifting transformer and then cascaded to a PWM voltage source inverter. The PWM inverter is utilized to supply sinusoidal currents to the utility line by controlling the active and reactive current components in the q-d rotating reference frame. While the q-axis active current of the PWM inverter is regulated to follow an optimized active current reference so as to track the maximum power of the wind turbine. The d-axis reactive current can be adjusted to control the reactive power and voltage. In order to track the maximum power of the wind turbine, the optimal active current reference is determined by using a simple MPPT algorithm which requires only three sensors. Moreover, the phase angle of the utility voltage is detected using a simple electronic circuit consisting of both a zero-crossing voltage detecting circuit and a counter circuit employed with a crystal oscillator. At the generator terminals, a passive filter is designed not only to decrease the harmonic voltages and currents observed at the terminals of the IPMSG but also to improve the generator efficiency. The laboratory results indicate that the losses in the IPMSG can be effectively reduced by setting a passive filter at the generator terminals.

• 전력전자학회논문지
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• 제8권1호
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• pp.70-79
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• 2003

본 연구에서는 압전 변압기를 이용한 T5 28급 전자식 안정기를 제작하여 그에 관한 특성을 조사하였다. 제작된 전자식 안정기는 크게 정류부와 능동형 역률 개선 회로부, 마이크로 컨트롤러를 이용한 주파수 발진부와 피드백 제어 회로부, 그리고 하프-브리지 인버터 회로 및 압전 변압기포 구성하였다. 사용된 원칩 마이크로 컨트롤러(AT90S4433)는 주파수를 발진하는 발진 회로부와 형광램프에 인가된 전류값을 측정하여 램프의 구동여부를 판단하는 피드백 제어 회로부로 구성하였으며, 내부 프로그램에 의해 일정 주파수에서 주파수를 감소시킴으로서 램프 방전을 유도하고 방전을 확인 후 정상상태 구동을 하는 주파수 대포의 이동을 통해 형광램프에 일정한 출력을 유지하였다. 결과적으로 개발된 전자식 안정기는 기존의 자기식 안정기가 무겁고 부피가 크며 많은 손실과 깜박거림(Flicker)현상을 지니는 반면에, 75[kHz]대의 고주파수로 동작하면서 99.5[%]이상의 높은 역률과 12[%]이하의 낮은 총 고조파 왜곡률(THD), 그리고 1.5이하의 CF(Crest Factor)를 나타낸다. 따라서 본 연구에서 제작된 압전형 안정기근 기존의 안정기를 대체할 수 있으며, 소형 경량화 되고 높은 효율을 지니게 되므로 경제적 측면에서의 장점도 기대된다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2004년도 ICCAS
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• pp.520-523
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• 2004

A phase-locked loop control system designed by using the linear quadratic regulator approach is presented in this paper. The system thus designed is optimal system when system is in locked state and the parameter value of loop filter which is an active PI filter can be obtained easily. By considering the structure of loop filter of phase-locked loop is included in the process to be controlled, a type 1 servo system can be constructed when voltage control oscillator is considered as an integrator. The integral gain of the proposed system obtained by linear quadratic regulator approach can be used as an optimal value to design the parameter of loop filter. The implemented result in controlling the second-order lag pressure process by using the proposed scheme show that the system response is fast with no overshoot and no steady-state error. Furthermore, the experimental results are also shown in term of output disturbance effect rejection, tracking and process parameter changed.