• 전기전자학회논문지
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• 제4권2호
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• pp.257-265
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• 2000

터보 부호의 복호기는 각 복호 단계마다 순방향과 역방향의 메트릭을 계산하여 복호할 비트의 잉여 정보를 추출하여 다음 복호 단계에서 이 정보를 이용하는 반복 복호 기술이다. 길쌈부호의 복호기인 Viterbi 복호기는 연속모드로 동작하는 반면에 터보부호의 복호기는 블록 단위로 동작한다. 터보부호의 복호기에서 사용되는 알고리즘은 매우 복잡한 계산이 필요한 MAP(maximum a posteriori) 알고리즘과 Hagenauer가 제안한 Viterbi 알고리즘을 이용한 SOVA(soft output Viterbi algorithm)가 있는데 복호 성능은 MAP 알고리즘이 우수하다고 알려져 있다. 복잡도가 MAP 알고리즘보다 절반인 SOVA를 채용하고 Robust 등화기법으로 복호 성능을 보완하여 모의 실험결과 기존의 MAP성능만큼 Robust 등화기법이 적용된 SOVA성능이 개선되었음을 보여준다.

• 디지털융복합연구
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• 제20권1호
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• pp.185-190
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• 2022

Bluetooth는 다양한 소비자 전자 장치 간의 연결 매체로 널리 사용되는 공통 무선 기술이다. Bluetooth 수신기는 주로 신호 대 잡음비 성능 개선을 위해 일반적으로 Viterbi 알고리즘을 채택하지만 전송단에서의 irrational modulation index(무리수 변조 지수)로 수신단의 지속적인 탐색 및 추정이 필요하며 이를 위한 복잡한 하드웨어와 계산을 요구한다. 본 논문에서는 이러한 복잡도 문제를 해결하기 위해 비동기 최대 우도 추정(MLE, Maximum-likelihood Estimation) 기반 8-state Viterbi FSM을 제안한다. 본 논문에서 제안한 최적의 Viterbi FSM은 전송단에서의 변조 지수에 대한 사전 정보 및 추정이 필요 없으며 GFSK(Gaussian Frequency Shift Keying) 심볼 검출이 가능하다. 제안한 알고리즘에 대한 성능은 HV1/HV2 패킷을 사용하여 평가하였으며, 시뮬레이션 결과는 DD(Decision Direct)와 같은 이상적인 접근 방식과 비교하여 10^-3 BER에서 약 2dB 성능 향상을 보여주었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.687-690
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• 1998

The full Viterbi detector for EPRML read channel system needs large area due to complex computation. There are several conventional methods to reduce the complexity such as GVA(Generalized Viterbi Algorithm) and BMS(Branch Metric Shift). This paper proposes another method, FVD(Folding Viterbi Detector), that has state transition diagram folded with inverted states. Compared with GVA detector, FVD requires only 61% gates and has lower power consumption and better BER performance.

• 융합신호처리학회 학술대회논문집
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• 한국신호처리시스템학회 2003년도 하계학술대회 논문집
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• pp.217-221
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• 2003

In this paper, the Viterbi decoder containing new branch metrics of the squared Euclidean distance with multiple order phase differences is introduced in order to improve the bit error rate (BER) in the differential detection of the trellis-coded MDPSK-OFDM. The proposed Viterbi decoder is conceptually same as the multiple Phase differential detection method that uses the branch metric with multiple phase differences. Also, we describe the Viterbi algorithm in order to use this branch metrics. Our study shows that such a Viterbi decoder improves BER performance without sacrificing bandwidth and power efficiency. Also, the proposed algorithm can be used in the single carrier modulation.

• 한국항행학회논문지
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• 제8권2호
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• pp.190-196
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• 2004

제 2세대 및 제 3세대 이동 통신의 오류정정코드 기능으로 사용되는 비터비 복호기 알고리즘은 많은 연산량을 차지하고 구속장의 길이 K가 표준에 따라 다르므로, 소프트웨어 라디오와 같은 응용을 위해서는 비터비 알고리즘을 효율적으로 처리 할 수 있는 하드웨어 구조의 개발이 필요하다. IS-95와 GSM 표준의 경우, 비터비 알고리즘은 K=7이며 WCDMA와 CDMA2000의 경우 K=9가 사용된다. 본 논문에서는 비터비 복호과정에서 필요한 상태천이 경로를 감소시켜 K=3~9 범위의 구속장과 1/2~1/3 범위의 데이터율까지 복호 할 수 있는 적응 비터비 복호기의 하드웨어 구조를 제안한다. Altera Cyclone EP1C20F400C8 디바이스를 타겟으로 프로토타이핑한 결과, 제안된 하드웨어 구조는 최대19,276의 로직 엘리먼트와 최대222.6mw의 소비전력이 필요함을 확인하였다.

• 대한전자공학회논문지SD
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• 제38권4호
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• pp.277-284
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• 2001

디지털 통신시스템의 오류정정을 위한 길쌈부호의 대표적인 복호방식인 비터비 복호기는 사용되는 시스템의 사양에 따라서 그리고 복호기의 복호 아키텍처에 따라서 다양한 방식으로 설계할 수 있다. 본 논문에서는 이러한 다양한 설계방법들 중에서 가장 효율적인 복호기의 설계구조를 결정해서 자동으로 원하는 사양에 맞는 비터비 복호기의 VHDL 모델을 생성해내는 자동생성기를 제시한다. 자동생성된 VHDL 모델을 이용하면 설계 초기단계에서 필요한 시간을 단축시킬 수 있다. 자동생성기는 설계영역 내에서 복호기의 설계크기와 복호속도를 비교해서 여러 가지 설계 아키텍처들 중에서 가장 최적인 것으로 판단되는 설계사양을 결정할 수 있다.

• 정보처리학회논문지A
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• 제12A권1호
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• pp.1-6
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• 2005

본 논문에서는 trace-back systolic array Viterbi algorithm의 저전력 생존 메모리 구현에 관한 새로운 알고리즘을 소개한다. 이 알고리즘의 핵심 아이디어는 trace back 연산의 수를 줄이기 위하여 이미 생성된 trace-back routes를 재사용하는 것이다. 그리고 trace-back unit의 불필요한 switching activity가 발생하는 영역을 gate-clock을 사용하여 전력소모를 줄이는 것이다. Synopsys Power Estimation 툴인 Design Power를 이용하여 전력소모를 측정하였고, 그 결과 [1]의 논문에서 소개된 trace-back unit 비하여 평균 $40{\%}$ 전력감소가 있었고, $23{\%}$의 면적증가를 보였다.

• 한국지능시스템학회논문지
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• 제14권5호
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• pp.583-586
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• 2004

고밀도의 저장기록장치 채널의 주요 신호검출 오류의 원인은 천이 지터잡음이다. 이러한 채널환경에서 최적의 신호검출기 구현을 위해서는 고도의 복잡도가 요구되는데 이는 지터잡음이 신호와 상관관계가 있고 잡음간에도 상관관계가 존재하기 때문이다. 본 논문에서는 계산량과 하드웨어 복잡도 관점에서 효율적인 두 가지 종류의 신호검출기에 대해서 설명한다. 이는 전통적인 비터비 복호기의 가지값을 변화시킨 형태이며 같은 이진데이터 값의 반복을 제한하는 부호와 함께 결합하여 일반적인 PR 채널에 적용된다 기존의 비터비 알고리즘의 복잡도와 비교하면 비터비 트렐리스에서 각각의 가지값을 계산할 때 추가적으로 하나의 곱셈기 혹은 덧셈기의 증가가 요구된다.

• 한국통신학회논문지
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• 제39A권3호
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• pp.121-126
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• 2014

Demand of the data storage becomes more and more growing. This requests the next generation of storage devices to have the dominated storage capability associated with superfast read/write rate. Holographic data storage (HDS) is investigated for a long time and is considered to be a candidate for the future storage system. However, it has two-dimensional intersymbol interference that conventional one-dimensional detection solutions have not yet handled strictly because of the complexity level of system as well as the cost. We propose a new scheme that combines iterative soft output Viterbi algorithm with noise filter for improving the bit error rate performance of HDS.

• The Journal of the Acoustical Society of Korea
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• 제13권2E호
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• pp.58-67
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• 1994

HMM을 이용한 알고리즘은 대용량 음성인식 시스템을 비롯하여 많은 시스템에 적용되어 왔다. 음성인식 시스템을 범용의 프로세서들을 가지고 구현할 경우 많은 계산량과 데이터들로 말미암아 실시간의 성능을 얻을 수 없다. 따라서 실시간 음성인식을 위해서는 인식을 가속화 시키기 위한 전용 하드웨어를 개발하는 것이 요구되어진다. 본 논문에서는 HMM을 이용한 격리단어 인식 시스템을 구현하는 내용을 다루고 있다. 음성인식 시스템은 호스트 컴퓨터와 DSP 보드 그리고 프로토타입 Viterbi scoring 보드로 이루어져 있다. 음성신호로부터 특징 벡터를 추출하는 과정은 DSP 보드에서 이루어지고, Viterbi scoring 보드는 세 개의 field-programmable gate array 칩들을 사용하여 설계되었다. Viterbi scoring 보드는 하드웨어적으로 효율적인 Viterbi scoring 구조를 채택하고 있고 음성인식을 위한 Viterbi 알고리즘을 수행한다. 제작된 시스템은 10MHz로 동작하고, 한 프레임 즉 10ms 동안에 100.000 스테이트를 처리할 수 있다.