An Adaptive Viterbi Decoder Architecture Using Reduced State Transition Paths

감소된 상태천이 경로를 이용한 적응 비터비 복호기의 구조

The development of a new hardware structure which can implement the viterbi algorithm efficiently is required for applications such as a software radio because the viterbi algorithm, which is an error correction code function for the second and the third generation of mobile communication, needs a lot of arithmetic operations. The length of K in the viterbi algorithm different from each standard, for examples, K=7 in case of IS-95 standard and GSM standard, and K=9 in case of WCDMA and CDMA2000. In this paper, we propose a new hardware structure of an adaptive viterbi decoder which can decode the constraint length in K=3~9 and the data rate in 1/2 ~ 1/3. Prototyping results targeted to Altera Cyclon EPIC20F400C8, shows that the proposed hardware structure needs maximum 19,276 logic elements and power dissipation of 222.6 mW.

제 2세대 및 제 3세대 이동 통신의 오류정정코드 기능으로 사용되는 비터비 복호기 알고리즘은 많은 연산량을 차지하고 구속장의 길이 K가 표준에 따라 다르므로, 소프트웨어 라디오와 같은 응용을 위해서는 비터비 알고리즘을 효율적으로 처리 할 수 있는 하드웨어 구조의 개발이 필요하다. IS-95와 GSM 표준의 경우, 비터비 알고리즘은 K=7이며 WCDMA와 CDMA2000의 경우 K=9가 사용된다. 본 논문에서는 비터비 복호과정에서 필요한 상태천이 경로를 감소시켜 K=3~9 범위의 구속장과 1/2~1/3 범위의 데이터율까지 복호 할 수 있는 적응 비터비 복호기의 하드웨어 구조를 제안한다. Altera Cyclone EP1C20F400C8 디바이스를 타겟으로 프로토타이핑한 결과, 제안된 하드웨어 구조는 최대19,276의 로직 엘리먼트와 최대222.6mw의 소비전력이 필요함을 확인하였다.