• Journal of information and communication convergence engineering
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• 제9권6호
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• pp.657-660
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• 2011

Differential detection algorithm for DBO-CSS based on maximum signal energy detection (MSED) using viterbi algorithm is proposed. In order to mitigate SNR degradation caused by differential decoding, a modified viterbi algorithm with so called correlation metric (CM) in every state is proposed. It is shown that the performance gain of the proposed algorithm when compared with that of the conventional differential detection with the block decoding algorithm is about 2.5dB at BER = $10^{-5}$.

• 전자공학회논문지A
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• 제31A권8호
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• pp.100-110
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• 1994

This paper proposes an efficient traceback method for parallel hardware implementation of the Viterbi algorithm. Compared to the conventional Viterbi algorithm where initial state for traceback is selected arbitrarily the proposed algorithm decides decoding output by analyzing the survivor paths of consecutive tracebacks. This makes Viterbi algorithm more efficient in error correction event when more than one survivor path exists. The proposed traceback algorithm together with its hardware realization is presented in this paper. Experimental results show tht the proposed algorithms is efficient in error correction in noisy channels compared to the existing algorithms.

• The Journal of the Acoustical Society of Korea
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• 제26권1E호
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• pp.21-26
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• 2007

In this paper, we propose a modified Viterbi algorithm to compensate for endpoint detection error during the decoding phase of an isolated word recognition task. Since the conventional Viterbi algorithm explores only the search space whose boundaries are fixed to the endpoints of the segmented utterance by the endpoint detector, the recognition performance is highly dependent on the accuracy level of endpoint detection. Inaccurately segmented word boundaries lead directly to recognition error. In order to relax the degradation of recognition accuracy due to endpoint detection error, we describe an unconstrained search of word boundaries and present an algorithm to explore the search space with efficiency. The proposed algorithm was evaluated by performing a variety of simulated endpoint detection error cases on an isolated word recognition task. The proposed algorithm reduced the Word Error Rate (WER) considerably, from 84.4% to 10.6%, while consuming only a little more computation power.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 추계학술대회
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• pp.646-649
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• 2011

본 논문에서는 DBO-CSS 신호의 차분검출을 위한 비터비 알고리즘을 이용한 최대신호 에너지 검출(maximum signal energy detection) 알고리즘을 제안한다. 차분복호에 의한 신호대 잡음비 열화를 감소시키기 위하여 본 논문에서는 "코릴레이션 메트릭"이라는 에너지 누적 메트릭을 제안하고 이를 비터비 알고리즘의 모든 스테이트에 적용하도록 수정하였다. 제안한 알고리즘은 기존의 블록복호에 기반한 DBO-CSS 차분 복호 알고리즘과 비교하여 BER = $10^{-5}$ 에서 약 2.5dB의 SNR 성능향상을 가져옮을 실험을 통하여 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 학술대회지
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• pp.663-666
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• 2004

In this paper, a modified-SOYA (soft output viterbi algorithm) of turbo codes is proposed for quantized channel receiver filter outputs. We derive optimum branch values for the Viterbi algorithm. Here we assume that received filter outputs are quantized and the channel is additive white Gaussian noise. The optimum non-uniform quantizer is used to quantize channel receiver filter outputs. To compare the BER (bit error rate) performance we perform simulations for the modified SOYA algorithm and the general SOYA

• 한국정보통신학회논문지
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• 제5권1호
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• pp.61-66
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• 2001

다중 반송파방식 무선 LAN에서는 오류정정을 위해 구속장(constraint length : K)이 7인 64-state 길쌈부호를 사용하며, 복호기로 비터비 복호기를 사용한다. 비터비 복호기의 동작속도로는 24 Mbps의 입력 데이터에 대해 12MHz 이상의 처리속도를 가져야한다. 이와 같이 고속의 비터비 부호기를 설계하기 위해서는 일반적으로 32조의 병렬 나비구조 ACS를 갖도록 한다. 병렬 나비구조 ACS를 갖는 비터비 복호기를 설계할 경우 단일 ACS 구조에 비해 상태 메트릭 메모리(state-metric memory), 역추적 메모리(trace back memory)를 관리하는 복잡한 제어회로가 필요하지 않다. 그러나 많은 ACS을 사용함으로 하드웨어의 복잡도가 증가하게 된다. 이에 대해, 본 연구에서는 모든 상태에서 코드워드를 발생시키는 별개의 회로를 단순한 연산으로 대체하며, ACS 기능을 위해 고속 저 전력 시스템에 용이한 새로운 가지값(branch metric)계산방법을 개발하여 적용한다. 그리고 역추적 과정 시 고속 저 전력동작을 위해 one-pointer방법을 채용하여 전체적으로 저 전력 비터비 복호기를 설계한다.

• 한국음향학회지
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• 제21권2호
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• pp.190-198
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• 2002

화자확인에서 사용되는 디코딩 방법에는 음성인식에서 주로 사용되는 비터비 알고리듬을 사용하여 왔다. 그러나 화자확인에서는 화자의 특성을 최대한 발휘하여 같은 음소라도 화자마다 다르게 인식해야 하는 어려움이 있다. 본 논문에서는 기존 화자확인 디코딩에서 사용하는 비터비 알고리듬을 대신하는 새로운 알고리듬을 제안하였다. 제안된 알고리듬은 음성인식에서 사용되고 있는화자 적응 알고리듬을 화자의 특성에 따라 모델 파라미터로 변환하는 것을 응용한 방법이다. 본 논문에서는 여러 적응 알고리듬중 MLLR(Maximum Likelihood Linear Regression)과 MAP (Maximum A-Posterior) 적응 알고리듬을 사용하였고 제안된 알고리듬이 기존의 비터비 알고리듬을 사용하였을 때보다 평균 30%의 EER (Equal Error Rate) 향상을 이루었다.

• 전기전자학회논문지
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• 제24권3호
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• pp.838-844
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• 2020

본 논문에서는 검출과 복호가 결합된 효율적인 비터비 알고리즘 (joint Viterbi detection and decoding (JVDD))의 저복잡도 하드웨어 설계 및 구현 결과를 제시한다. 길쌈부호화된 GMSK 신호가 BLE 5.0 표준으로 채택 되어있으므로 검출과 복호를 위해 두개의 비터비 프로세서가 필요하다. 그러나, 제안된 JVDD 알고리즘은 GMSK에 의해서 유발된 심볼간의 간섭정보(ISI : inter-symbol interference)가 반영된 가지 메트릭 (branch metric)을 사용하여 단지 하나의 비터비 만을 사용하여도 검출과 복호 수행이 가능하며, 성능 저하 없이 복잡도 감소가 가능하다. JVDD 알고리즘을 적용한 BLE 비터비 복호기의 하드웨어 구현을 위해 효율적인 구조 설계가 수행되었다. 제안된 구조는 1 클럭 사이클 동안 복호를 완료할 수 있기 때문에 저지연 및 저면적 구현이 가능하다. 제안된 비터비 복호기는 Verilog-HDL을 이용하여 RTL 설계되었고, GF 55nm 공정을 활용하여 논리합성 및 구현되었다. 합성결과 12K 게이트 수를 포함하였으며 메모리 유닛 및 초기 지연시간은 MSE (modified state exchange) 대비 33% 감소 가능함을 확인하였다.

• 대한전자공학회논문지SD
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• 제39권11호
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• pp.53-61
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• 2002

본 논문은 비터비 복호(Decoding)를 DSP(Digital Signal Processor)에서 효율적이고 빠르게 구현 할 수 있는 명령어 집합 및 하드웨어 회로를 제안한다. 제안하는 하드웨어 구조는 기존의 DSP 칩에 비터비 복호 알고리즘의 연산 구조에 효율적인 명령어 및 이에 가장 적합한 연산 유닛의 배열과 데이터 패스 구조를 추가하여 비터비 복호뿐만 아니라 일반 신호 처리 알고리즘들을 구현 할 수 있다. 기존의 DSP 칩이 수십 Kbps 대의 전송률에서 비터비 복호를 수행하는 반면 본 구조는 100MHz 동작 주파수를 갖는 DSP 칩에서 6.25 Mbps의 전송률의 비터비 복호를 수행할 수 있어 전용 비터비 프로세서에 근접한 성능을 갖는다. 따라서 본 구조는 IMT-2000의 요구 전송률인 2Mbps 환경에서도 사용 가능하다.

• 한국정보처리학회논문지
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• 제7권6호
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• pp.1923-1931
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• 2000

In this paper, e analyze the performance of the PSS-type Viterbi decoder which can reduce calculations and power consumption using the Monte Carlo simulations. Gaussian and burst noise channels are considered in this simulation, and we achieve that convolutional interleaver can reduce complexity and power consumption in burst noise channel. In order to implement the high-speed PSS-type Viterbi decoder, the architectures of decoder are presented, and we implemented the PSS-type Viterbi decoder for r=1/2, k=3 using the VHDL tool, and prove the decoding process.