• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2009.06a
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• pp.297-298
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• 2009

대부분의 반도체 소자의 고장 원인은 85%정도가 열로 인한 것이며, 고출력 LED는 인가된 에너지의 20%정도의 광으로 출력되며 나머지 80%가 열로 전환된다. 본 논문에서는 PMS-50과 KEITHLEY 2430을 이용하여 PCB 구조와 Via hole 구성에 따른 LED 패키지의 열적 광학적 특성을 분석하였다. 0.6mm의 Via hole을 가진 FR4 PCB의 열특성이 가장 우수하였으며, Via hole 0.6mm FR4 PCB의 경우 McPCB에 상응하는 광출력 특성을 보였다.

• Korean Journal of Materials Research
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• v.26 no.12
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• pp.676-680
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• 2016

We have investigated the properties of thin film transistors(TFT) fabricated using zinc tin oxide(ZTO) thin films deposited via on-axis sputtering and FTS methods. ZTO thin films deposited by FTS showed lower root-mean-square(RMS) roughness and more uniformity than those deposited via on-axis sputtering. We observed enhanced electrical properties of ZTO TFT deposited via FTS. The ZTO films were deposited at room temperature via on-axis sputtering and FTS. The as-deposited ZTO films were annealed at $400^{\circ}C$. The TFT using the ZTO films deposited via FTS process exhibited a high mobility of $12.91cm^2/V.s$, a low swing of 0.80 V/decade, $V_{th}$ of 5.78 V, and a high $I_{on/off}$ ratio of $2.52{\times}10^6$.

• Journal of Electrical Engineering and Technology
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• v.6 no.2
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• pp.233-238
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• 2011

In the present work, a new approach is proposed for via interconnects of semiconductor devices, where multi-wall carbon nanotubes (MWCNTs) are used instead of conventional metals. In order to implement a selective growth of carbon nanotubes (CNTs) for via interconnect, the buried catalyst method is selected which is the most compatible with semiconductor processes. The cobalt catalyst for CNT growth is pre-deposited before via hole patterning, and to achieve the via etch stop on the thin catalyst layer (ca. 3nm), a novel 2-step etch scheme is designed; the first step is a conventional oxide etch while the second step chemically etches the silicon nitride layer to lower the damage of the catalyst layer. The results show that the 2-step etch scheme is a feasible candidate for the realization of CNT interconnects in conventional semiconductor devices.

• Asian Pacific Journal of Cancer Prevention
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• v.14 no.12
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• pp.7761-7762
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• 2013

Alternative strategies such as visual inspection of cervix with acetic acid, are real time, economical and easily implemented methods for cervical cancer screening. However, variable sensitivity and specificity have been observed in various community based studies. The possible reasons could include variation in man power training, light source used for visualization, and preparation of diluted (4-5%) acetic acid and its storage. A standardized protocol for training, teaching material (easy to understand in the local language) for trainees, supervision and reinforcement by intermittent and supplementary training to check the quality of their observation, a standard protocol for preparation dilute acetic acid and its storage and a standard good light source (equivalent to day light) are needed to minimize the variation in sensitivity and specificity of VIA in community settings.

• Proceedings of the IEEK Conference
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• 1999.06a
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• pp.934-937
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• 1999

MMIC 제작을 위한 단일 반도체 공정으로써 PECVD를 이용한 Si₃N₄의 증착, RIE를 이용한 CaAs via-hole건식식각, 그리고 airbridge 공정조건을 위한 실험 및 분석 작업을 수행하였다. Si₃N₄의 증착 실험에서는 굴절률이 2인 조건을, GaAs via-hole 식각 실험에서는 최적화된 thru-via의 모양과 식각률을 갖는 조건을, airbridge 실험에서는 polyimide coating 및 건식 식각 조건과 금 도금 및 습식 식각의 최적 조건들을 찾아내었다.

• Transactions of Materials Processing
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• v.13 no.1
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• pp.65-71
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• 2004

Recent electronic equipment becomes smaller, more functional, and more complex. According to these trends, LTCC(low temperature co-fired ceramic) has been emerged as a promising technology in packaging industry. It consists of multi-layer ceramic sheet, and the circuit has 3D structure. In this technology via hole formation plays an important role because it provides an electric path for the packaging interconnection network. Therefore via hole qualify is very important for ensuring performance of LTCC product. Via holes are formed on the green sheet that consists of ceramic(before sintering) layer and PET(polyethylene terephthalate) one. In this paper we found the correlation between hole quality and process condition such as PET thickness and ceramic thickness. The shear behavior of double layer sheet by micro hole punching which is different from that of single layer one was also discussed.

• Proceedings of the KIEE Conference
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• 2008.07a
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• pp.1969-1970
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• 2008

웹 기반 뉴로피드백이란 뇌파를 측정할 수 있는 EEG 측정장비에 피드백을 통한 뇌파 훈련 기능이 있는 프로그램을 인터넷을 통해서 쉽고 빠르게 접근 할 수 있는 장치이다. 기존의 뉴로피드백이 단일 사용자에 의한 훈련이라고 한다면 이 장치는 다수의 사용자가 경쟁을 통해서 좀 더 효율적으로 훈련의 성과를 기대할 수 있는 장치이다.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2009.05a
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• pp.239-241
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• 2009

DRIE(Deep Ion Reactive Etching) 공정은 실리콘 웨이퍼를 식각하는 기술로서 Si wafer 비아 홀 제조에 주로 사용되고 있다. 즉, DRIE 공정은 식각 및 보호층 증착을 반복함으로써 직진성 식각을 가능하게 하는 공정이다. 또한, 3차원 적층 실장에서 Si wafer 비아 홀에 결함없이 효과적으로 구리 충진을 하기 위해서는 직각형 via보다 경사벽을 가진 via가 형상적으로 유리하다. 본 연구에서는 3차원 적층을 위한 Si wafer 비아 홀의 결함 없는 효과적인 구리 충진을 위해, DRIE 공정을 이용하여 기존의 경사벽을 가지는 via 흘 형성 공정보다 더욱 효과적인 공정을 개발하였다.

• Journal of the Korean institute of surface engineering
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• v.46 no.4
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• pp.158-161
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• 2013

Recently, the weight reduction and miniaturization of the electronics have placed great emphasis. The miniaturization of PCB (Printed Circuit Board) as main component among the electronic components has also become progressed. The use of acid copper plating process for Via-Filling effectively forms interlayer connection in build-up PCBs with high-density interconnections. However, in the case of copper-via filled in a bath, which is greatly dependent on the effects of additives. This paper discusses effects of Cl ion on the filling of PCB vias with electrodeposited copper based on both electrochemical experiment and practical observation of cross sections of vias.

• Proceedings of the Korean Information Science Society Conference
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• 2000.10c
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• pp.647-649
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• 2000

본 논문에서는 클러스트의 프로토콜 스택 오버헤드를 줄인 VIA(Virtual Interface Architecture)를 이용한 멀티미디어 클러스트 시스템을 제안하고 제안된 VIA 기반의 멀티미디어 클러스트 시스템의 각 서버들간의 통신 및 데이터 전송을 위한 메시지들을 효율적으로 전송하기 위해서 이중 버퍼를 사용하는 방법을 고려하였다. 그리고 프로토콜 스택 오버헤드를 줄이기 위해서 간단한 프로토콜만을 제공하는 VIA의 명세에서는 제공하지 않는 재전송 메커니즘을 제안하여 시스템의 안정성을 높였다. 본 논문에서 제안한 시스템의 실험 결과 중 버퍼를 이용한 데이터 전송의 경우 순차적인 전송 기법보다 데이터의 양이 많을수록 더 좋은 성능을 보였다. 그리고 적절한 데이터 전송 횟수와 버퍼량을 구하기 위한 실험 결과 총전송량을 10Mbyte로 고정시키고 버퍼의 양과 전송 횟수를 변화시킨 결과 1Mbyte를 10번 전송할 때 보다 0.1Mbyte를 100번 전송할 경우 네트웍 대역폭은 2배 이상 높게 나타났다.