• 정보처리학회논문지A
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• 제10A권3호
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• pp.239-246
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• 2003

본 논문에서는 IEEE Verilog 1364-2001 표준을 지원하는 Verilog-2001 파서를 개발하였다. 개발된 파서의 어휘 분석 및 구문 분석기는 Verilog-2001을 지원할 수 있도록 개발되었으며 Verilog-2001 테스트 슈트(test suite)를 개발하여 검증하였다. XML 중간형식을 설계하여 사용함으로써 Verilog시맨틱 조작의 응용에 적합하게 설계되었으며 기존의 구조 수준의 파서의 단점을 극복하기 위하여 문맥 정보의 처리가 가능하도록 개발되었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
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• pp.212-215
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• 2000

This paper introduces to design analog circuits with Verilog-A. It is a tool for design and simulation of analog ICs in behavioral level. Verilog-A has been already established standard and used to IP development in USA. We have proved the possibility of Verilog-A by comparing with measurement data of a fabricated 235MHz PLL circuit. This paper also describes another advantage of Verilog-A.

• 융합신호처리학회논문지
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• 제12권4호
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• pp.309-314
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• 2011

시스템의 복잡도가 증가함에 따라 상위수준 추상화에 기반한 시스템수준 설계 및 하드웨어의 기능적 검증을 위한 방법론의 중요성이 부각되고 있으며, Verilog HDL(Hardware Description Language)에 하드웨어 검증기능이 추가된 SystemVerilog를 이용하는 시스템수준의 기능적 검증방법이 각광받고 있다. SystemVerilog는 Verilog HDL의 확장된 형태로 하드웨어 설계언어와 검증언어의 특징을 모두 포함하나, 다중상속을 허용하지 않는다. 본 논문에서는 SystemVerilog 기반의 검증환경과 다중상속을 허용하는 SystemC 의 구성요소를 SystemVerilog DPI(Direct Programming Interface) 및 ModelSim macro를 이용해 결합한 다중상속이 가능한 검증환경을 구성한다. 다중상속이 허용된 검증환경 시스템은 특정부분을 수정 후 재실행으로 DUT(Design Under Test)의 기능 검증을 쉽게 수행할 수 있으며, OOP(Object Oriented programming) 기법을 이용한 코드의 재사용성이 높아 또 다른 DUT의 동작 검증에 재사용할 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.1177-1180
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• 2003

Recently, SystemC is one among the language observed. In Industry, there are many the languages that use Verilog. But, unskillful SystemC users must learn SystemC for conversion that from Verilog to SystemC and need time and effort for this. By these reason, feel necessity of easy and efficient conversion. This paper argues efficient methodology to change Verilog to SystemC. Abstract concepts of Verilog are proposed fittingly each one by one in SystemC.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.97-100
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• 2002

A procedural interface libary for IEEE Verilog 1364-2001 is developed. The lexer and scanner are developed to handle “Verilog-2001” which is the first major update to the Verilog language since its inception in 1984. Also the newly developed XML intermediate format for Verilog-2001 is Presented in the paper. By using the XML intermediate, it allows the portable and scalable development of various kinds of applications. The XML DTD(Document Type Definition) of Verilog is defined and the corresponding XML intermediate format is developed. The paper describes example application of code rule checker which is built using the language interface library.

• 융합신호처리학회논문지
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• 제10권4호
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• pp.274-279
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• 2009

시스템수준 설계방법론에서 널리 사용하고 있는 설계흐름도는 시스템명세, 시스템수준의 HW/SW 분할, HW/SW 통합설계, 가상 또는 물리적 프로토타입을 이용한 통합검증, 시스템통합으로 구성된다. 본 논문에서는 SystemVerilog와 SystemC를 기반으로 하여 신속한 기능검증이 가능한 native-code 통합검증환경과 클럭수준 검증까지 가능한 계층화 통합검증환경을 각각 구현하였다. Native-code 통합검증환경은 시스템수준 설계언어인 SystemC를 이용하여 HW/SW 분할단계를 수행한 후, SoC 설계의 HW부분과 SW부분을 각각 SystemVerilog와 SystemC로 모델링하여 상호작용을 하나의 시뮬레이션 프로세스로 검증한다. 계층화된 SystemVerilog 테스트벤치는 임의의 테스트벡터를 생성하여 DUT의 모서리 시험을 포함하는 검증환경으로 본 논문에서는 SystemC를 도입하여 다중 상속을 가지는 통합검증환경의 구성요소를 먼저 설계한 후, SystemVerilog DPI와 ModelSim 매크로를 이용하여 SystemVerilog 테스트벤치와 결합된 통합검증환경을 설계한다. 다중 상속은 여러 기초클래스를 결합한 새로운 클래스를 정의하여 코드의 재사용성을 높이는 장점을 가지므로, 본 논문의 SystemC를 도입한 통합검증환경 설계는 검증된 기존의 코드를 재사용할 수 있는 이점을 가진다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2014년도 춘계학술발표대회
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• pp.599-602
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• 2014

본 논문은 FBDtoVerilog 변환기의 correctness 검증을 지원하는 시나리오 생성기에 대해 소개한다. 현재 원자력 발전소의 제어기는 PLC 를 이용하여 개발되고 있지만, 최근 FPGA 를 이용한 제어기 개발의 필요성이 증가하고 있다. 우리는 이를 지원하기 위해 PLC 개발에 사용되는 언어인 FBD를 FPGA 에 사용되는 언어인 Verilog 로 자동 변환하는 변환기 FBDtoVerilog 를 개발 하였다. 하지만 원자력 발전소와 같은 안전 필수 시스템은 철저하고 엄격한 검증 과정이 필수 이기 때문에, 우리는 FBDtoVerilog 를 검증할 수 있는 Co-Simulation 환경을 구축하여 검증할 계획을 가지고 있다. Co-Simulation 환경을 위한 첫 번째 단계로 자동화된 시나리오 생성기를 개발 하였다. 개발된 시나리오 생성기는 도메인 특징을 반영한 시나리오를 생성할 수 있고, 무한한 개수의 시나리오를 자동으로 생성할 수 있는 장점을 가지고 있다.

• 전자공학회논문지SC
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• 제40권1호
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• pp.30-38
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• 2003

Verilog HDL의 UDP(User Defined Primitive) 라이브러리는 디지털 회로 설계 과정에서 시뮬레이션을 위해 사용된다. 그러나 합성이 되지 않는 특성으로 인해 이와 등가의 게이트수준 라이브러리를 따로 만드는 데에 많은 시간과 노력이 소요된다. 등가의 게이트수준 모델이 존재하지 않을 경우 이는 테스트 과정에서 고장 검출율을 낮추는 요인이 되므로 등가 게이트수준 모델 생성은 필수적이며 이의 자동화가 필요하다. 이를 위해 매우 복잡한 알고리즘이 발표되기는 했지만 Verilog UDP library의 특성상 보다 더 간단한 알고리즘으로 구현이 가능하다. 알고리즘이 간략해짐에 따라 이를 구현하는 데에 걸리는 시간과 노력이 절약되고 프로그램 실행시간도 크게 줄일 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 춘계학술대회
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• pp.656-658
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• 2013

새로운 공정 기술의 발달로, 임베디드 시스템을 구성하는 하드웨어와 소프트웨어의 복잡도는 나날이 증가하고 있다. 그 결과로, 현대의 복잡한 반도체 디자인을 전통적인 HDL을 사용한 방식으로 수행한다는 일은 점점 어려워지고 있다. 본 고에서는 SystemVerilog를 기반으로 하는 새로운 시스템 수준의 설계 방식을 적용하여 실제 회로에 구현한다. 기존에 구현한 타원곡선 암호화 엔진을 재사용하여, 시스템 레벨에서 객체 지향 개념을 살려 추상화하고, 이를 이용하여 타원곡선 암호화 서버 팜을 구현한다. 전체 시스템을 하나의 통합 설계 환경에서 성공적으로 구현하여 불필요한 노력과 시간을 50%로 축소하였다. 기존 방법으로 했다면, 하드웨어 설계에 Verilog, 시뮬레이션에 C/SystemC를 사용하여 설계와 검증에 여러 단계의 시간과 노력이 필요했을 것이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권4호
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• pp.463-470
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• 2014

A Verilog model is proposed for transmission lines to perform the all-Verilog simulation of high-speed chip-to-chip interface system, which reduces the simulation time by around 770 times compared to the mixed-mode simulation. The single-pulse response of transmission line in SPICE model is converted into that in Verilog model by converting the full-scale analog signal into an 11-bit digital code after uniform time sampling. The receiver waveform of transmission line is calculated by adding or subtracting the single-pulse response in Verilog model depending on the transmitting digital code values with appropriate time delay. The application of this work to a USB 2.0 high-speed PHY interface reduces the simulation time to less than three minutes with error less than 5% while the mixed-mode simulation takes more than two days for the same circuit.