• 한국정보통신학회논문지
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• 제14권1호
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• pp.183-190
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• 2010

본 논문에서는 외부 프로그램 전압으로 프로그램 가능한 로직 공정 기반의 eFuse OTP 셀을 제안하였다. 기존의 eFuse OTP 메모리 셀은 eFuse의 양극 (anode)에 연결된 SL (Source Line)으로 SL 구동회로의 전압강하를 거치면서 프로그램 데이터가 공급된 반면, 새롭게 제안된 eFuse 셀은 NMOS 프로그램 트랜지스터의 게이트에 프로그램 데이터가 공급되고 eFuse의 양극에 3.8V의 외부 프로그램 전압 (FSOURCE)이 전압강하 없이 공급된다. 그리고 제안된 셀의 FSOURCE 전압은 읽기 모드에서 0V 또는 플로팅 상태를 유지한다. 한편 본 논문에서는 FSOURCE 핀의 전압이 플로팅 상태인 경우는 회로적으로 0V로 바이어싱 하는 클램프 회로를 제안하였고, 로직 전압인 VDD (=1.8V)와 FSOURCE전압 사이에 스위칭 해주는 VPP 스위칭 회로를 제안하였다. 동부하이텍 $0.15{\mu}m$ generic 공정으로 설계된 8비트 eFuse OTP IP의 레이아웃 면적은 $359.92{\times}90.98{\mu}m^2$이다.

• 대한전자공학회논문지SD
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• 제44권1호
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• pp.59-67
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• 2007

본 논문은 배터리를 사용하는 휴대 기기용 LCD driver IC를 위한 전류원 스위칭에 의한 저전력 듀얼레벨 저전압 차동신호 전송(DLVDS) 회로를 제안한다. 제안된 송신기는 기존의 DLVDS 회로의 송신기의 신호생성 방법을 개선하여 기존의 전송선 감소의 장점을 유지하면서 전력소모를 현저히 감소시켰다. 또한 개선된 신호생성 방법의 개선으로 인하여 디코딩이 변경되어 수신기 회로가 더 간단해졌다. 제안된 회로는 2.5V의 전원을 갖는 $0.25{\mu}m$ CMOS 공정으로 설계 되었다. 제안된 회로의 시뮬레이션 결과는 800Mbps/2-line의 전송률, 송신기는 9mW, 수신기는 11.5mW의 전력소모를 나타내었으며, 기존의 DLVDS와 비교하여 약60% 전력소모가 감소했다.

• 한국정보통신학회논문지
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• 제14권8호
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• pp.1868-1876
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• 2010

본 논문에서는 logic 공정 기반의 소자만 사용한 256bit EEPROM IP를 설계하였다. 소자간의 전압을 신뢰성이 보장되는 5.5V 이내로 제한하기위해 EEPROM의 코어 회로인 CG (Control Gate)와 TG (Tunnel Gate) 구동 회로를 제안하였다. 그리고 DC-DC converter인 VPP (=+4.75V), VNN (-4.75V)과 VNNL (=VNN/3) generation 회로를 제안하였고 CG와 TG 구동 회로에 사용되는 switching power인 CG_HV, CG_LV, TG_HV, TG_LV, VNNL_CG와 VNNL_TG 스위칭 회로를 설계하였다. 일반적인 모의실험 조건에서 read, program, erase 모드의 전력 소모는 각각 $12.86{\mu}W$, $22.52{\mu}W$, $22.58{\mu}W$으로 저전력 소모를 갖는다. 그리고 테스트 칩을 측정한 결과 256bit이 정상적으로 동작을 하였으며, VPP, VNN, VNNL은 4.69V, -4.74V, -1.89V로 목표 전압 레벨이 나왔다.

• 한국정보통신학회논문지
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• 제11권12호
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• pp.2366-2373
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• 2007

본 논문에서는 $0.18{\mu}m$의 EEPROM cell을 사용하여 수동형 UHF RFID 태그 칩에 사용되는 저전력, 저면적의 1Kbits 비동기식 EEPROM IP를 설계하였다. 저면적 회로 설계 기술로는 $0.18{\mu}m$ EEPROM 공정을 이용하여 비동기식 EEPROM IP를 설계하므로 command buffer와 address buffer를 제거하였고 separate I/O 방식을 사용하므로 tri-state 데이터 출력 버퍼(data output buffer)를 제거하였다. 그리고 저전압(low voltage)의 VDD에서 EEPROM cell이 필요로 하는 고전압(high voltage)인 VPP와 VPPL 전압을 안정적으로 공급하기 위해 기존의 PN 접합 다이오드 대신 Schottky 다이오드를 사용한 Dickson 전하펌프를 설계하므로 전하펌프의 펌핑단(pumping stage)의 수를 줄여 전하펌프가 차지하는 면적을 줄였다. 저전력 회로 설계 기술로 Dickson 전하 펌프(charge pump)를 이용하여 VPP generator를 만들고 Dickson 전하펌프의 임의의 노드 전압을 이용하여 프로그램과 지우기 모드에서 각각 필요로 하는 VPPL 전압을 선택하도록 하게 해주는 VPPL 전원 스위칭 회로를 제안하여 쓰기전류(write current)를 줄이므로 저전력 EEPROM IP를 구현하였다. $0.18{\mu}m$ 공정을 이용하여 설계된 비동기식 EEPROM용 테스트 칩은 제작 중에 있으며, 비동기식 1Kbits EEPROM의 레이아웃 면적은 $554.8{\times}306.9{\mu}m2$로 동기식 1Kbits EEPROM에 비해 레이아웃면적을 11% 정도 줄였다.

• 전자공학회논문지SC
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• 제44권6호
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• pp.57-65
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• 2007

본 논문에서는 DSP(TMS320F2812)를 사용하여 단상 역률개선을 디지털로 설계하였다. 이러한 승압형 역률개선 컨버터를 디지털로 구현하기 위하여 DSP는 컨버터의 입력전압과 인덕터전류, 컨버터의 출력전압이 필요하며 이를 DSP 내부에 있는 12비트 A/D변환기로 구현하였다. 승압을 위한 스위칭소자인 FET가 ON/OFF 될 때 심한 고주파 노이즈와 스위칭 리플이 발생한다. DSP에 의해 구현시 어느 시점에서 A/D 변환을 시작할지 결정하는 것은 대단히 중요하며 스위칭 노이즈가 발생하지 않는 곳에서 A/D 변환을 할 필요가 있다. PWM의 시비율(duty ratio)은 약 5 %에서 95 %까지 가변적이기 때문에 A/D 변환의 고정된 시작점을 찾을 수는 없다. 따라서 본 논문에서는 25 us 마다 PWM의 ON/OFF 폭을 미리 예측한 후 타이머를 이용하여 A/D 변환을 하도록 하였다. 실험 결과들로부터 광범위한 입력전압에 대하여 약 0.99의 역률과 80 Vdc 출력 전압에 대한 리플이 약 5 Vpp임을 확인하였다. 또한 윈도우즈 Xp 환경 하에서 수행되는 응용프로그램을 작성하여 원격에서 단상 PFC 컨버터의 각종 파라미터들과 전압 및 전류 제어기의 이득들을 모니터링하며 원격제어가 가능함을 보여 상용화의 가능성과 유용성을 제시하였다.