• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.1013-1016
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• 1998

A method for generation of design verification tests from behavior-level VHDL program is presented. Behavioral VHDL programs contain multiple communicating processes, signal assignment statements. So for large, complex system, it is difficult problem to test or simulation. In this paper, we proposed a new hardware design verification method. For this method generates control flow graph(CFG.) and process modeling graph(PMG) in the given under the testing VHDL program. And this method proved very effective that all the assumed design errors could be detected.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.819-822
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• 2003

This paper defines an algorithmic description language in cycle-accurate level which can be used to design hardware components. The proposed language is less complex and more flexible than VHDL language. In that the language includes C-like control flow descriptions and brief timing information(i.e. clock cycle boundaries) indicated by 'wait_edge' statements. We generate RTL VHDL codes from the descriptions. The proposed language requires only 10～30% of the # of lines to describe the same functionality compared with RTL VHDL.

• 대한전자공학회논문지SD
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• 제38권3호
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• pp.185-197
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• 2001

최근 VHDL 코딩 및 합성방법에 의한 설계가 널리 사용되고 있다. 집적도가 증가함에 따라 VHDL에 의한 설계 또한 그 분량이 증가하여 많은 코딩오류가 발생하고 있으며, 이를 검색하는데 많은 시간과 노력이 소요되고 있다. 본 논문에서는 VHDL 행위-레벨 설계를 대상으로 코딩오류를 검색하는 방법을 제안하였다. 그 방법에 있어서는 검색패턴을 생성하여 오류가 없는 응답과 설계의 응답을 비교함으로써 설계오류를 찾는 방법을 택하였다. 따라서 본 논문에서는 코딩오류를 검색하기 위한 검색패턴을 생성하는 알고리듬을 제안하였다. 검색패턴 생성은 각 코드에 대해 수행하며, 할당오류와 조건오류를 구분하여 수행하였다. 패턴생성을 위해 VHDL 코드를 CDFG로 변환하여 사용하며, CDFG상의 경로를 탐색하여 패턴생성에 필요한 정보를 추출한다. 경로탐색은 오류가 발생하였다고 가정한 지점으로부터 역방향 탐색과 정방향 탐색을 수행하여 패턴을 생성한다. 제안한 알고리듬은 C-언어로 구현하였다. 펜티엄-Ⅱ 400MHz의 환경에서 여러 가지 VHDL 행위-레벨 설계를 대상으로 제안한 알고리듬을 적용하였다. 그 결과, 고려한 모든 설계의 모든 코드에 대한 검색패턴을 생성할 수 있었으며, 가정한 모든 오류를 검색할 수 있었다. 검색패턴 생성에 소요되는 시간은 고려한 모든 대상 설계에서 1초 미만의 CPU 시간을 보여 속도면에서도 매우 우수함을 나타내었다. 따라서 본 논문에서 제안한 검색방법은 VHDL에 의한 설계에서 설계검증에 필요한 시간과 노력을 상당히 감소시킬 것으로 기대된다.

• 한국통신학회논문지
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• 제30권3C호
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• pp.64-68
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• 2005

리드솔로몬 부호화기를 구현하기 위해서 제안된 구조는 널리 알려진 대로 일반적인 구조와 직렬승산기를 쓰는 구조가 있다. 일반적 구조의 부호화기는 구조가 복잡한 대신 처리속도가 빠르고, 반면에 직렬승산기를 쓰는 부호화기는 구조는 단순하지만 처리속도는 그다지 빠르지 않은 것으로 알려져 있다. 이 논문에서는, 이 널리 알려진 사실이 VHDL로 구현할 때는 사실이 아닐 수도 있다는 것을 보인다. 이는, 직렬승산기에 필요한 쌍대기저 변환테이블을 구현하는 데에는 많은 게이트가 필요한 경우가 있기 때문인 것으로 해석된다. 한편 두 가지 구조를 써서 VHDL로 구현한 부호화의 처리속도는 모두 같다.

• 한국컴퓨터산업학회논문지
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• 제9권4호
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• pp.157-170
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• 2008

본 연구에서는 메사츄세츄공과대학 마이크로전자 연구소에서 개발된 프로세서 PARWAN(PAR-1)으로 불리우는 줄여진 프로세서(a reduced processor)를 VHDL을 이용하여 Behavioral Leve에서 기술하고 Dataflow Level에서 상호 연결하여 기술하였고, VHDL로 설계된 CPU의 동작을 확인하고 시뮬레이션하기 위하여 Test-bench 방식을 이용하였다. <중략> 제시된 방식은 설계의 정보교환이 용이하고 동작의 표현이 정확하고 간결하였으며, 설계의 문서화가 용이하며, 구성된 프로세서의 동작을 확인하기가 용이하였다. VHDL의 Behavioral 기술은 설계자에게 설계된 시스템을 확인할 때 많은 도움을 주었으며 Dataflow 기술은 설계의 버스연결과 레지스터 구조를 확인할 때 유용하게 사용할 수 있었다.

• 대한전자공학회논문지SD
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• 제38권3호
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• pp.31-31
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• 2001

최근 VHDL 코딩 및 합성방법에 의한 설계가 널리 사용되고 있다. 집적도가 증가함에 따라 VHDL에 의한 설계 또한 그 분량이 증가하여 많은 코딩오류가 발생하고 있으며, 이를 검색하는데 많은 시간과 노력이 소요되고 있다. 본 논문에서는 VHDL 행위-레벨 설계를 대상으로 코딩오류를 검색하는 방법을 제안하였다. 그 방법에 있어서는 검색패턴을 생성하여 오류가 없는 응답과 설계의 응답을 비교함으로써 설계오류를 찾는 방법을 택하였다. 따라서 본 논문에서는 코딩오류를 검색하기 위한 검색패턴을 생성하는 알고리듬을 제안하였다. 검색패턴 생성은 각 코드에 대해 수행하며, 할당오류와 조건오류를 구분하여 수행하였다. 패턴생성을 위해 VHDL 코드를 CDFG로 변환하여 사용하며, CDFG상의 경로를 탐색하여 패턴생성에 필요한 정보를 추출한다. 경로탐색은 오류가 발생하였다고 가정한 지점으로부터 역방향 탐색과 정방향 탐색을 수행하여 패턴을 생성한다. 제안한 알고리듬은 C-언어로 구현하였다. 펜티엄-Ⅱ 400MHz의 환경에서 여러 가지 VHDL 행위-레벨 설계를 대상으로 제안한 알고리듬을 적용하였다. 그 결과, 고려한 모든 설계의 모든 코드에 대한 검색패턴을 생성할 수 있었으며, 가정한 모든 오류를 검색할 수 있었다. 검색패턴 생성에 소요되는 시간은 고려한 모든 대상 설계에서 1초 미만의 CPU 시간을 보여 속도면에서도 매우 우수함을 나타내었다. 따라서 본 논문에서 제안한 검색방법은 VHDL에 의한 설계에서 설계검증에 필요한 시간과 노력을 상당히 감소시킬 것으로 기대된다.

• 한국시뮬레이션학회:학술대회논문집
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• 한국시뮬레이션학회 2001년도 춘계 학술대회 논문집
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• pp.82-87
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• 2001

본 논문에서는 IP(Intellectual Property)와 IP 간의 핸드쉐이킹 신호를 비동기 논리회로로 대체 하도록 할 수 있는 인터페이스 논리의 생성 방법에 대하여 기술한다. 특히 핸드쉐이킹 을 위하여 레벨형 입력과 펄스형 입력이 혼합된 비동기 타이밍 파형만 제시되었을 경우 이 파형을 흐름도로 변환시키고 변환된 흐름도에 의하여 VHDL 코드로 대체하는 새로운 \"파형 변환 알고리즘:Wave2VHDL\"을 제안한다. 또한 제안된 알고리즘으로부터 추출한 VHDL 원시 코드를 기존의 국내외 CAD 툴(Tool)에 적용함으로서 IP 인터페이스를 위한 비동기식 전자회로가 생성됨을 확인하고 시뮬레이션 결과와 제시된 타이밍도가 일치함을 증명한다.일치함을 증명한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 추계학술대회 논문집 전기기기 및 에너지변환시스템부문
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• pp.197-199
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• 2002

The invention of VHDL(Very High Speed Integrated Circuit Hardware Description Language), Technical language of Hardware, is a kind of turning point in digital circuit designing, which is being more and more complicated and integrated. Because of its excellency in expression ability of hardware, VHDL is not only used in designing Hardware but also in simulation for verification, and in exchange and conservation, composition of the data of designs, and in many other ways. Especially, It is very important that VHDL is a Technical language of Hardware standardized by IEEE, intenational body with an authority. The biggest problem in modern circuit designing can be pointed out in two way. One is a problem how to process the rapidly being complicated circuit complexity. The other is minimizing the period of designing and manufacturing to survive in a cutthroat competition. To promote the use of VHDL, more than a simple use of simulation by VHDL, it is requested to use VHDL in composing logical circuit with chip manufacturing. And, by developing the quality of designing technique, it can contribute for development in domestic industry related to ASIC designing. In this paper in designing SMPS(Switching mode power supply), programming PWM by VHDL, it can print static voltage by the variable load, connect computer to chip with byteblaster, and download in Max(EPM7064SLCS4 - 5)chip of ALTER. To achieve this, it is supposed to use VHDL in modeling, simulating, compositing logic and product of the FPGA chip. Despite its limit in size and operating speed caused by the specific property of FPGA chip, it can be said that this method should be introduced more aggressively because of its prompt realization after designing.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 춘계종합학술대회
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• pp.526-529
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• 2003

논 논문에서는 VHDL 모델을 검증하기 위하여 정지법을 사용할 때 클럭 사이클을 줄일 수 있는 2가지 방법을 제안한다. 첫 번째 방법은 세미랜덤변수를 정의하고, 정지법이 동작 중에 세미랜덤변수의 영역에 존재하는 데이터를 생략하여 정지점(stopping point)을 줄이고, 두 번째 방법은 정지법의 페이즈가 변화시에 베이지안 파라미터의 기존 간을 그대로 유지하여 클럭 사이클을 줄이는 방법이다. 제안된 방법의 효율성을 입증하기 위하여 12개의 VHDL 모델에 대하여 분기검출률에 관한 모의실험을 하였다.

• 전자공학회논문지B
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• 제32B권7호
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• pp.966-973
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• 1995

In this paper, we compare several methods for implementing a VHDL design database through a case study on VHDL tool development system. We implemented three versions of the VHDL design database which the VHDL tool development system is based on. The first version was coded in the C programming language following value-oriented paradigm. The second one was coded in the C++ programming language following object-oriented paradigm. The third one was implemented using an existing object-oriented database. Based on our experience, we present quantitatively the pros and cons of each implementation method. The value-oriented version was most difficult to implement but showed good performance. Compared to the value- oriented version, the C++ version was twice as easy to implement and showed about the same performance. Using an existing object-oriented database allowed easiest implementation but resulted in a 1.5 to 6 times slower version.