Journal of the Institute of Electronics Engineers of Korea SD (대한전자공학회논문지SD)

The Institute of Electronics and Information Engineers (대한전자공학회)
권호 표지

Pattern generation for coding error detection in VHDL behavioral-level designs

VHDL 행위-레벨 설계의 코딩 오류 검출을 위한 패턴 생성

  • 김종현 (광운대학교 전자재료공학과) ;
  • 김동욱 (광운대학교 전자재료공학과)
  • Published : 2001.03.01

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Abstract

최근 VHDL 코딩 및 합성방법에 의한 설계가 널리 사용되고 있다. 집적도가 증가함에 따라 VHDL에 의한 설계 또한 그 분량이 증가하여 많은 코딩오류가 발생하고 있으며, 이를 검색하는데 많은 시간과 노력이 소요되고 있다. 본 논문에서는 VHDL 행위-레벨 설계를 대상으로 코딩오류를 검색하는 방법을 제안하였다. 그 방법에 있어서는 검색패턴을 생성하여 오류가 없는 응답과 설계의 응답을 비교함으로써 설계오류를 찾는 방법을 택하였다. 따라서 본 논문에서는 코딩오류를 검색하기 위한 검색패턴을 생성하는 알고리듬을 제안하였다. 검색패턴 생성은 각 코드에 대해 수행하며, 할당오류와 조건오류를 구분하여 수행하였다. 패턴생성을 위해 VHDL 코드를 CDFG로 변환하여 사용하며, CDFG상의 경로를 탐색하여 패턴생성에 필요한 정보를 추출한다. 경로탐색은 오류가 발생하였다고 가정한 지점으로부터 역방향 탐색과 정방향 탐색을 수행하여 패턴을 생성한다. 제안한 알고리듬은 C-언어로 구현하였다. 펜티엄-Ⅱ 400MHz의 환경에서 여러 가지 VHDL 행위-레벨 설계를 대상으로 제안한 알고리듬을 적용하였다. 그 결과, 고려한 모든 설계의 모든 코드에 대한 검색패턴을 생성할 수 있었으며, 가정한 모든 오류를 검색할 수 있었다. 검색패턴 생성에 소요되는 시간은 고려한 모든 대상 설계에서 1초 미만의 CPU 시간을 보여 속도면에서도 매우 우수함을 나타내었다. 따라서 본 논문에서 제안한 검색방법은 VHDL에 의한 설계에서 설계검증에 필요한 시간과 노력을 상당히 감소시킬 것으로 기대된다.

Keywords

References

  1. IEEE Standard VHDL Language Reference Manual IEEE
  2. 한국전자통신기술연구소 주간기술동향 no.745 고속 ASIC 설계기술 동향 손진우(외 3명)
  3. 대한전자공학회 학회지 v.25 no.5 System IC의 기술 동향 유영욱
  4. IEEE Standard Hardware Description Language Based on the Verilog Hardware Description Language IEEE
  5. Electronic Engineering 프로그래머블 로직을 위한 VHDL 디자인의 최적화 K.Skahill
  6. IEEE Trans. CAD v.13 no.4 Symbolic Model Checking for Sequential Circuit Verification J.R.Burch(et al.)
  7. IEEE Trans. CAD v.12 no.5 Formal Verification of Sequential Hardware: a Tutorial M.C.McFarland
  8. J. Systems Architecture v.42 Verification Methods for VHDL RTL-Subroutines W.Ecker
  9. Formality
  10. Affirma
  11. IEEE Trans. CAD v.16 no.3 Automated Verification of Implementations of Large Circuits Against HDL Specifications Y.V.Hoskote(et al.)
  12. IEEE DAC'98 OCCOM: Efficient Computation of Observability-Based Code Coverage Materics for Functional Verification Fazan Fallah;Srinivas Devadas;Kurt Keutzer
  13. IEEE Trans. on VLSI Systems v.3 no.2 Generation of Design Verification Tests from Behavior VHDL Programs using Path Enumeration and Constraint Programming R.Vemuri;R.Kalyanaraman
  14. IBM J. Res. Dev. v.10 no.4 Diagnosis of Automata Failures: A Calculus and a Metho J.P.Roth
  15. Proc. 20th DA Conf. Measured Performance of a Programmed Implementation of the Subscribed D-Algorithm C.Benmehrez;J.F.McDonald
  16. IEEE Trans. Computers v.C-20 no.12 An Implicit Enumeration Algorithm to Generate Tests for Combinational Logic Circuits P.Goel
  17. Computer Designs Automated Diagnostic Test Programs for Digital Networks J.J.Thomas