Efficient Strategies to Verify VHDL Model

VHDL 모델의 효율적인 검증 방법

  • Published : 2003.05.01

Abstract

This paper presents two strategies to refute clock cycles when using stopping rule in VHDL model verification. The first method is that a semi-random variable is defined and the data that stay in the range of semi-random variable are skipped when stopping rule is running. The second one is to keep the old values of parameters when phases are changed. 12 VHDL models are examined to observe the effectiveness of strategies.

논 논문에서는 VHDL 모델을 검증하기 위하여 정지법을 사용할 때 클럭 사이클을 줄일 수 있는 2가지 방법을 제안한다. 첫 번째 방법은 세미랜덤변수를 정의하고, 정지법이 동작 중에 세미랜덤변수의 영역에 존재하는 데이터를 생략하여 정지점(stopping point)을 줄이고, 두 번째 방법은 정지법의 페이즈가 변화시에 베이지안 파라미터의 기존 간을 그대로 유지하여 클럭 사이클을 줄이는 방법이다. 제안된 방법의 효율성을 입증하기 위하여 12개의 VHDL 모델에 대하여 분기검출률에 관한 모의실험을 하였다.

Keywords