• Journal of the Korean Institute of Intelligent Systems
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• v.9 no.6
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• pp.634-643
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• 1999

This paper concerns an implementation of f~rry logic controller (FLC') on a reconfigurahle FP

• 제어로봇시스템학회:학술대회논문집
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• 2003.10a
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• pp.360-365
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• 2003

In this paper, we have developed a general purpose motion controller using an FPGA(Field Programmable Gate Array). The multi-PID controllers on a single chip are implemented as a system-on-chip for multi-axis motion control. We also develop a PC GUI for an efficient interface control. Comparing with the commercial motion controller LM 629 it has multi-independent PID controllers so that it has several advantages such as space effectiveness, low cost and lower power consumption. In order to test the performance of the proposed controller, robot finger is controlled. The robot finger has three fingers with 2 joints each. Finger movements show that position tracking was very effective. Another experiment of balancing an inverted pendulum on a cart has been conducted to show the generality of the proposed FPGA PID controller. The controller has well maintained the balance of the pendulum.

• Proceedings of the IEEK Conference
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• 2004.06b
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• pp.427-430
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• 2004

본 논문에서는 로드 명령어 처리와 곱셈기의 구조를 개선한 ARM9 호환 마이크로프로세서를 설계하였으며, ARM9 마이크로프로세서와 비교하여 특정한 로드 명령어 수행 시 1 클록 사이클을 단축하였고, 곱셈명령어 수행 시 2 클록 사이클 단축하였다. 설계된 ARM9 프로세서는 VHDL로 기술하였으며, 명령어 시뮬레이션 결과 ARM9 마이크로프로세서 시뮬레이터와 실행 결과 값이 동일함을 확인하여 명령어 호환 검증을 하였으며, Xilinx FPGA를 이용하여 66MHz 동작환경에서 실시간 영상 처리 수행을 검증하였다.

• Proceedings of the IEEK Conference
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• 1998.10a
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• pp.1109-1112
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• 1998

In this paper, we propose a new architecture of the PN code acquistion system which has some shared blocks in order to reduce the hardware complexity. The proposed system has an energy calculation block which is shared by two active correlators. Our system is designed suitable for IS-95 based CDMA PCS. The new architecture was designed and simulated using VHDL. Also, We implemented it with Altera FPGA, and verified our system. The gate count is about 7,500. Our proposed architecture is also useful for multi-carrier system which uses the multiple searcher.

• The Magazine of the IEIE
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• v.30 no.4
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• pp.422-422
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• 2003

본 논문에서는 기존의 기지국과 W-CDMA 시스템을 상호 연동하기 위한 SDR(Software Defined Radio) 기반의 멀티 밴드 디지털 IF 모듈 구현에 대해 소개한다. 하드웨어 플랫폼상에 테스트 및 시험 검증하기 위해서 크게 광대역 ADC, DAC, FPGA로 구성하였으며, FPGA 내에 디지털 필터 및 NCO 등의 응용 소프트웨어는 VHDL로 코딩하였다. 디지털 필터는 FPGA의 허용 자원을 고려하여 인터폴레이션 및 데시메이션을 위한 폴리페이즈 필터 뱅크로 구현하였다. 또한 송신단에서는 이미지 성분을 제거하기 위해 2단의 DCQM(Digital Complex Quadrature Modulation)을 적용하였으며, 이때 적용되는 NCO(Numerically Controlled Oscillator)는 1/4주기의 LUT를 사용하여 설계하였다. 수신단에서는 IF 단에 SAW 필터를 사용하지 않기 때문에 W-CDMA의 블록커 규약에 준하면서 근접 채널을 제거하기 위한 고출력의 감쇄 특성을 갖는 필터를 설계하였다. 본 논문에서는 컴퓨터 시뮬레이션 결과와 스펙트럼 분석기를 통해 측정된 결과를 비교 분석하였으며 이에 대한 디지털 IF 모듈의 성능을 검증하였다.

• The Magazine of the IEIE
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• v.30 no.4
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• pp.76-88
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• 2003

본 논문에서는 기존의 기지국과 W-CDMA 시스템을 상호 연동하기 위한 SDR(Software Defined Radio) 기반의 멀티 밴드 디지털 IF 모듈 구현에 대해 소개한다. 하드웨어 플랫폼상에 테스트 및 시험 검증하기 위해서 크게 광대역 ADC, DAC, FPGA로 구성하였으며, FPGA 내에 디지털 필터 및 NCO등의 응용 소프트웨어는 VHDL로 코딩하였다. 디지털 필터는 FPGA의 허용 자원을 고려하여 인터폴레이션 및 데시메이션을 위한 폴리페이즈 필터 뱅크로 구현하였다. 또한 송신단에서는 이미지 성분을 제거하기 위해 2단의 DCQM(Digital Complex Quadrature Modulation)을 적용하였으며, 이때 적용되는 NCO (Numerically Controlled Oscillator)는 1/4주기의 LUT를 사용하여 설계하였다. 수신단에서는 IF 단에 SAW필터를 사용하지 않기 때문에 W-CDMA의 블록커 규약에 준하면서 근접 채널을 제거하기 위한 고출력의 감쇄 특성을 갖는 필터를 설계하였다. 본 논문에서는 컴퓨터 시뮬레이션 결과와 스펙트럼 분석기를 통해 측정된 결과를 비교 분석하였으며 이에 대한 디지털 IF 모듈의 성능을 검증하였다.

• Journal of Power Electronics
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• v.10 no.1
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• pp.65-71
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• 2010

This paper presents the design and implementation of voltage source inverter type SVPWM based speed control of an induction motor using a fuzzy PI controller. This scheme enables us to adjust the speed of the motor by controlling the frequency and amplitude of the stator voltage; the ratio of the stator voltage to the frequency should be kept constant. A model of the fuzzy control system is implemented in real time with a Xilinx FPGA XC3S 400E. It is introduced to maintain a constant speed to when the load varies.

• Proceedings of the IEEK Conference
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• 1999.11a
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• pp.67-70
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• 1999

DS-CDMA is used to widely spread spectrum for a cellular mobile digital communication that maximizing users- capacity at the limited frequency bandwidth, solving technical matters with the channel. Especially, the capability of a spread spectrum receiver relied on fast code acquisition time at the demodulation. In this paper, we considered that fast code acquisition time when a spread spectrum system is designed, and existed code acquisition system set up one code epoch on a position at initial processing, but the proposed code acquisition system improved that two code epoch are set up at the same time, therefore code acquisition time is diminished in effect. The structure modeling to VHDL language. Its synthesized the synthesized and, is implemented FPGA chip

• Proceedings of the IEEK Conference
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• 1999.11a
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• pp.959-962
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• 1999

예전에 일반적인 DC모터제어 또는 전류 량 제어 분야에만 사용되던 펄스 폭 변조기 형태의 부품이 근래에는 멀티미디어 단말장치의 한 부품으로 사용되고 있는데 본 논문에서는 비디오 신호처리 및 영상보드에서 간편하게 사용될 수 있는 PWM 모듈을 설계하였다. 단말장치의 주변 칩에서 사용되는 일반적인 내장형 모듈을 사용하게 되면, 멀티채널을 요하는 시스템에서 채널의 부족으로 인해 여러 개일 마이크로 콘트롤러를 사용해야 하는 단점이 있다. 이 때문에 내장형으로 사용될 수도 있으며, 독립적으로도 동작할 수 있는 구조가 필요하며 정적으로 동작해야 하는 시스템에도 이식될 수 있는 기능도 동시에 가지고 있어야 한다. 본 논문에서는 이러한 기능을 만족시키기 위한 진보된 PMW 모듈의 구조를 제안하였으며, 이를 VHDL로 기술하여 기능을 검증하고, XC4010XL-PC84 FPGA로 구현하였다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2001.05a
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• pp.218-222
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• 2001

본 논문에서는 B-WLL 상향링크 수신기용 심볼 및 위상 동기 회로를 설계하였다. B-WLL 상향링크는 버스트 전송 방식이고, 변조 방식은 QPSK를 사용한다. 본 연구에서는 심볼율을 2.5 Msymbol/sec로 가정하였고, 디지털 Up/Down Converter를 이용한 IF 대역은 20 [MH]를 사용하였다. 수신필터는 25 탭, 7 비트 계수를 가지는 FIR 필터로 설계하였다. 심볼 타이밍 복구 회로는 Gardner 알고리즘을 이용하여 설계하였으며, 반송파 복구는 결정 지향 알고리즘을 이용하여 설계하였다. 설계된 알고리즘은 VHDL로 코딩되어 FPGA에 구현되었다. 실험에 사용된 FPGA는 ALTERA사의 APEX20KE 시리즈의 60만 게이트 FPGA이다. 구현된 복조기의 성능을 평가하기 위하여 모의실험 결과와 구현 결과를 비교하여 제시하였다. 그 결과로 주파수 오프셋과 위상 오프셋이 있는 경우에도 심볼 타이밍 복구 회로는 잘 동작을 하였으며, 주파수 오프셋이 심볼율의 0.12%까지 위상 동기회로가 잘 동작하였다.