• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.891-894
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• 2003

본 논문에서는 3-상 클럭을 이용하여 UP/DOWN 변환을 동시에 수행하는 DC/DC 변환기의 설계에 대해 설명한다. 기존의 UP/DOWN DC/DC 변환기의 경우에는 한 스텝당 변화하는 전압의 양이 많아서 출력에 수십 mV의 리플이 존재하게 된다. 이 리플을 줄이기 위해서는 L, C의 값을 크게 해 주어야하는 문제가 있다. 그러나, 설계된 UP/DOWN DC/DC 변환기는 기존의 UP/DOWN DC/DC 변환기의 구조를 가지면서, 3-상 클럭을 이용하여 한 스텝당 변화하는 전압의 양을 작게 하여 작은 L, C의 값을 가지고도 4mV이하의 출력 리플을 갖는 안정된 전압 변환을 하도록 설계하였다. 설계된 변환기는 0.25㎛ standard CMOS 공정을 이용하여 구현하였다. 구현 된 칩의 면적은 1.8 mm × 0.8 mm이다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 추계종합학술대회
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• pp.1023-1026
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• 2005

본 논문에서는 SDR(Software Defined Radio) 시스템을 위한 Digital IF(Intermediate Frequency) Up/Down 변환기를 설계하고 성능을 평가하였다. 설계한 시스템은 AD 변환부, DA 변환부 및 Up-Down conversion 기능을 수행하는 FPGA로 구성된다. AD 변환부는 Analog Device 사의 AD6645를 사용하였으며, DA 변환부는 Analog Device 사의 AD9775를 사용하였다. Up-Down conversion 기능을 수행하는 FPGA부는 샘플된 IF 입력을 혼합기와 NCO에 의해 기저대역(DC)으로 다운 시키는 역할을 하며, 14bit의 기저대역(DC) 신호를 혼합기와 NCO에 의해 IF 출력으로 올려주는 역할을 한다. 이러한 설계는 기존의 아날로그 헤테로다인 방식에 비하여 높은 유연성 및 우수한 성능 향상을 보여준다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 춘계종합학술대회
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• pp.804-807
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• 2005

본 논문에서는 Digital IF(Intermediate Frequency) 기술을 이용한 Up/Down 변환기를 설계하고, 이에 대한 성능을 평가 하였다. Digital IF 기술을 사용하는 이유는 passive 소자로 구성되어진 IF 주파수 영역은 고정되어진 한 주파수 밖에 사용하지 못하지만, Digital IF로 구성되어지면 보드의 외형적인 변경 없이 다양한 통신 주파수 영역에서 유연성 있게 사용이 가능하게 된다. 이러한 구성은 기존의 아날로그 헤테로다인 방식에 비하여 높은 유연성을 가지며, 우수한 성능향상을 보여준다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(5)
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• pp.207-210
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• 2002

This paper describes a design of multiple-mode single-output DC/DC converter which can be used in both up and down conversion. Proposed up/down converter does not produce a negative voltage which is generated in conventional buck-boost type converter. Three types of operation mode(up/down/bypass) are controlled by the input voltage sense and command signals of target output voltage. PFM(pulse frequency modulation) control is adopted and modified for fast tracking and for precise output voltage level with an aid of output voltage sense. Designed DC/DC converter has the performance of less than 5 % ripple and higher than 80 % efficiency. Chip area is 3.50 mm ${\times}$ 2.05 mm with standard 0.35 $\mu\textrm{m}$ CMOS technology.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2006년도 춘계종합학술대회
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• pp.961-965
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• 2006

본 논문에서는 Digital IF(Intermediate Frequency) 기술을 이용한 Up/Down 변환기를 설계하고, 이에 대한 성능을 평가하였다. Digital IF 기술을 사용하는 이유는 passive 소자로 구성되어진 IF주파수 영역은 고정되어진 한 주파수 밖에 사용하지 못하지만, Digital IF로 구성되어지면 보드의 외형적인 변경 없이 다양한 통신 주파수 영역에서 유연성 있게 사용이 가능하게 된다. 이러한 구성은 기존의 아날로그 헤테로다인 방식에 비하여 높은 유연성을 가지며, 우수한 성능향상을 보여준다.

• 한국컴퓨터정보학회논문지
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• 제7권4호
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• pp.115-120
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• 2002

본 논문은 Field Programmable Gate Array (FPGA)와 디지털 신호처리 소자를 이용한 IS-95 CDMA신호 처리기 FPGA와 고속의 ADC/DAC를 이용한 기저대역과 중간주파수(IF)의 디지털 변환기 그리고 주파수 상·하향 변환기를 구현하였다. IS-95 CDMA 채널 처리기는 짧은 PN 코드 발생기와 왈쉬 코드 발생기로 파일롯 채널의 신호를 발생시킨다. 디지털 IF는 FPGA, 디지털 송·수신 신호처리 소자와 고속의 ADC/DAC로 구성하였다. 주파수 상·하향 변환기는 필터, 믹서, 디지털 감쇠기와 PLL로 구성되어 중간주파수(IF)와 RF 주파수를 변환하였다. 이 구현된 시스템은 IS-95 CDMA 기지국 장비 등에 장착할 수 있다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 하계학술대회 논문집 D
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• pp.2589-2591
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• 2002

송수신기의 방식에는 직접변환 방식과 기저대역 신호와 LO(Local Oscillator)를 혼합하여 interpolation 기법을 사용하여 중간 주파수 단계까지 up conversion을 하고 두 번째 LO와 IF신호를 혼합하여 RF신호로 변환하여 송신하는 헤테로다인 방식이 존재한다. 본 논문에서는 이런 송수신기 방식 중에서 헤테로다인 방식을 적용하여 QPSK에서의 digital up /down converter를 Simulink 환경에서 설계 및 구현하였다. Up converter는 4배의 interpolation 필터와 4단짜리 cascaded integrate-comb(CIC)필터를 사용하여 입력데이터의 샘플 레이트를 클럭 레이트까지 증가시켰으며, numerically controlled oscillator (NCO)와 mixer를 사용하여 신호를 변조하였다. Down converter의 구조는 up converter와 동일하며 단지 up converter의 반대순서로 구성되어있다. 이런 모든 과정을 Simulink를 이용한 시뮬레이션과 스펙트럼 분석기를 사용하여 검증해 보았다.

• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2003년도 종합학술발표회 논문집 Vol.13 No.1
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• pp.366-370
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• 2003

This paper introduces a new design and fabrication technology of 28 GHz low-cost up and down converter modules for digital microwave radios, The design of the converter module is based on unit circuit blocks, which are to be characterized using a special test fixture. Based on the cascade analysis of the module the 28 GHz up and down converter modules have been designed and implemented. The measured module performance agrees with the cascade analysis. New components such as a tapped edge-coupled filter and a new Ka-band waveguide-to-microstrip transition, which are less sensitive to fabrication tolerances, have been used in the module implementation.

• 전기전자학회논문지
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• 제13권4호
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• pp.82-88
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• 2009

본 논문에서는 새로운 고효율의 절연형 스텝 업-다운 DC/DC 초퍼에 대해 해석하였다. 일반적으로 고효율의 초퍼를 만들기 위해서는 전력변환기내에 사용된 반도체 스위칭 소자의 손실이 최소화 되어야 한다. 본 논문에서는 부분공진 회로를 초퍼에 추가하여 고효율을 실현시킨다. 제안한 초퍼에 사용된 제어용 스위칭 소자들은 부분공진기법에 의해 소프트 스위칭으로 동작하고, 이에 따른 제어용 스위칭 소자들은 전압과 전류의 스트레스 없이 동작한다. 그 결과 제안한 초퍼는 스위칭 손실의 저감에 의해 고효율로 구동한다. 그리고 제안한 초퍼는 펄스 변압기를 이용하여 입력단과 출력단을 절연시켜, 전기적 절연이 요구되는 전력변환기들에 적용되어 고효율의 전력변환시스템을 개발할 수 있는 장점이 부여된다. 제안한 절연형 스텝 업-다운 초퍼의 소프트 스위칭 동작과 시스템 효율은 다양한 시뮬레이션과 실험결과를 통해 그 타당성이 입증된다.

• 한국통신학회논문지
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• 제27권4C호
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• pp.380-387
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• 2002

본 논문에서는 CDMA 단말기에서 요구하는 TIA/EIA/IS-98-D의 최소 요구 성능인 수신기의 수신 감도와 송신기의 ACPR에 영향을 주는 국부발진기의 위상 잡음에 의한 영향을 분석하고 최적화하였다. 수신기와 송신기에 공급되는 국부발진기의 위상 잡음 레벨은 900kHz 오프셋에서 각각 -138.3dBc/Hz와 -1204Bc/Hz 이하를 만족해야 됨을 확인하였으며, 이에 따라 수신기의 하향 변환기에 공급되는 -138.3dB/Hz 이하의 위상 잡음 레벨을 갖는 국부발진기 신호를 송신기의 상향 변환기에 공급하면 수신 감도와 ACPR 성능이 만족된다는 것을 확인할 수 있었다.