• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제45회 하계 정기학술대회 초록집
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• pp.284-284
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• 2013

중 에너지 이온 산란 분석법(Medium Energy Ion Scattering Spectrometer, MEIS)은 50~500 keV로 이온을 가속 후 시료에 입사시켜 시료의 원자와 핵간 충돌로 산란되는 일차이온의 에너지를 측정하여 시료를 분석하는 기법으로, 원자층의 깊이 분해능으로 초박막의 표면 계면의 조성과 구조를 분석 할수 있는 유용한 미세 분석기술이다. 본 실험에서 에너지 70~100 keV의 He+ 이온을 사용하여 Pulse Width 1 ns의 Pulsed ion beam을 만들어 Start 신호로 사용하고 Delay-line-detector에 검출된 신호를 End 신호를 이용한 TOF-MEIS System을 개발하였다. 활용 가능한 분석시편으로 Ultra thin film 시편으로 1, 1.5, 2, 2.5, 3, 4 nm의 HfO2, 1.8, 4nm의 SiO2 시편을 분석 하였으며 Ultra Shallow Junction 시편으로 As Doped Si, Cs Doped Si 시편 및 Composition, Core/shell 구조의 Q-dot 시편으로 CdSe, CdSe/ZnS등 다양한 분석 실험을 진행 하였다. Composition, Core/shell 구조의 Q-dot 시편은 Diamond Like Carbon(DLC)의 Substrate에 Mono-layer로 형성하여 분석하였다.

• 전자공학회논문지A
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• 제31A권8호
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• pp.80-90
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• 1994

The ultra shallow junction was formed by 2-step RTP. Phosphorus solid source(P$_{2}O_{5}$) was transfered on wafer surface during RTG(Rapid Thermal Glass Transfer) of which process condition was 80$0^{\circ}C$ and 60sec. The process temperature and time of the RTD(Rapid Thermal Diffusion) were 950~105$0^{\circ}C$ during 5~15sec respectively sheet resistances were measured as 175~320$\Omega$/m and junction depth and dopth and dopant surface concentration were measured as 0.075~0.18$\mu$m and 5${\times}10^{19}cm^{4}$ respectively. Ti-silicide was formed by 2-step RTA after 300$\AA$ Titanium was deposited. The 1st RTA (2nd RTA) was carried out at the temperature of $600^{\circ}C$(700~80$0^{\circ}C$) for 30 seconds (10~60 seconds) under N$_2$ ambient. Sheet resistances after 2nd RTA were measured as 46~63$\Omega$/D. Si/Ti component ratio was evaulated as 1.6~1.9 from Auger depth profile. Ti-Silicided n-p junction diode (pattern size : 400$\times$400$\mu$m) was fabricated under the RTD(the process was carried out at the temperature of 100$0^{\circ}C$ for 10seconds) and 2nd RTA(theprocess was carried out at the temperature of 750$^{\circ}C$ for 60 seconds). Leakage current was measured 1.8${\times}10^{7}A/mm^{2}$ at 5V reverse voltage. Whent the RTD process condition is at the temperature of 100$0^{\circ}C$ for 10seconds and the 2nd RTA process condition is at the temperature of 75$0^{\circ}C$ for 60 seconds leakage current was 29.15${\times}10^{9}A$(at 5V).

• 한국재료학회:학술대회논문집
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• 한국재료학회 2003년도 추계학술발표강연 및 논문개요집
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• pp.166-166
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• 2003

Si (100) 기판위에서 에피텍셜하게 자란 CoSi$_2$층은 우수한 열적안정성, 낮은 junction leakage, ultra-Shallow junction형성 등의 장점으로 인하여 많은 주목을 받아왔다. 그래서 에피텍셜 CoSi$_2$층을 형성하기 위한 많은 방법들이 보고되어 왔다. 그 방법으로는 Ti나 TiN층을 이용한 interlayer mediated epitaxy, Co의 제한적 공급을 통한 molecular beam epitaxy와 molecular beam allotaxy, 그리고 금속유기소스를 이용한 반응성화학기상증착법등이 있다. 하지만 이 방법들은 복잡한 증착공정과 열처리 후 잔류층 제거의 어려움등을 가지고 있다. 본 연구는 일반적으로 사용되는 Ti나 oxide의 중간층없이 에피층을 형성시키는 새로운 방법으로 CO-O-N 박막으로부터 열처리에 의해 확산된 Co로부터 CoSi$_2$에피층을 형성시켰다.

• 전자공학회논문지D
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• 제36D권3호
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• pp.27-33
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• 1999

본 논문에서는 반도체 소자 제조 기술의 발전을 위하여 극 저 에너지 붕소(B),인(P), 및 비소(As) 이온 주입시 발생되는 채널링 현상이 초미세 접합깊이 형성에 미치는 영향에 관한여 개선된 MDRANGE 시뮬레이션 결과를 통하여 보여주고 있다. 본 연구에서 시뮬레이션된 5keV 이하의 에너지에서 조차도 이온 채널링 현상은 불순물의 농도 분포에 중요한 영향을 미치게 되는 것을 알 수 있었다. 붕소의 경우 500eV 이상의 에너지에서, 인의 경우 2 keV 이상의 에너지에서, 그리고 비소의 경우 대략 4 keV 이상의 에너지에서 채널링 현상이 불순물 분포에 크게 영향을 미치는 것으로 예측되었다. 또한 1 keV 붕소, 2 keV 인, 그리고 5keV 비소 이온 주입 에너지에서 경사도 7°인 경우와 경사도 0°인 경우의 2차원적인 농도분포를 통하여 채널링 현상이 측면 방향보다는 깊이 방향으로 대부분 발생되는 것을 볼 수 있었다.

• Transactions on Electrical and Electronic Materials
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• 제5권5호
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• pp.169-172
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• 2004

Deep sub-micron device required to get the superior ultra thin gate oxide characteristics. In this research, I will recommend a novel shallow trench isolation structure(STI) for thin gate oxide and a $N_2$O gate oxide 30 $\AA$ by NO ambient process. The local oxidation of silicon(LOCOS) isolation has been replaced by the shallow trench isolation which has less encroachment into the active device area. Also for $N_2$O gate oxide 30 $\AA$, ultra thin gate oxide 30 $\AA$ was formed by using the $N_2$O gate oxide formation method on STI structure and LOCOS structure. For the metal electrode and junction, TiSi$_2$ process was performed by RTP annealing at 850 $^{\circ}C$ for 29 sec. In the viewpoints of the physical characteristics of MOS capacitor, STI structure was confirmed by SEM. STI structure was expected to minimize the oxide loss at the channel edge. Also, STI structure is considered to decrease the threshold voltage, result in a lower Ti/TiN resistance( Ω /cont.) and higher capacitance-gate voltage(C- V) that made the STI structure more effective. In terms of the TDDB(sec) characteristics, the STI structure showed the stable value of 25 % ～ 90 % more than 55 sec. In brief, analysis of the ultra thin gate oxide 30 $\AA$ proved that STI isolation structure and salicidation process presented in this study. I could achieve improved electrical characteristics and reliability for deep submicron devices with 30 $\AA$ $N_2$O gate oxide.

• 대한전자공학회논문지SD
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• 제41권5호
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• pp.37-42
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• 2004

본 논문에서는 선비정질화, 저에너지 이온 주입, 이중 열처리 공정을 이용하여 p/sup ＋/-n 박막 접합을 형성하였다. Ge 이온을 이용하여 결정 Si 기판을 선비정질화하였다. 선비정질화된 시편과 결정 기판에 p-형 불순물인 BF₂이온을 주입하여 접합을 형성하였다. 열처리는 급속 열처리 (RTA : rapid thermal anneal) 방법과 850℃의 노 열처리 (FA : furnace anneal) 방법을 병행하였다. 두 단계의 이중 열처리 방법으로 네 가지 조건을 사용하였는데, 이는 RTA(750℃/10초)＋Ft, FA＋RTA(750℃/10초), RTA(1000℃/10초)＋F4 FA＋RTA(1000℃/10초)이다. Ge 선비정질화를 통하여 시편의 접합 깊이를 감소시킬 수 있었다. RTA 온도가 1000℃인 경우에는 RTA보다는 FA를 먼저 수행하는 것이 접합 깊이(x/sub j/), 면저항(R/sub s/), R/sub s/ x/sub j/, 누설 전류 등의 모든 면에서 유리함을 알 수 있었다.

• 한국진공학회지
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• 제16권6호
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• pp.414-423
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• 2007

FED(Field Emission Display)는 특히 소형, 고품질 평면화면분야에서 종래의 기술들과 뚜렷이 구별되는 이점을 가지고 있다. FED를 실리콘 웨이퍼에 System-on-Chip(SoC)화하는 가능성을 검토하기 위해, 우리는 p-n 접합을 평면 디스플레이의 전자선원(electron beam source)으로 사용할 수 있는지를 실험하였다. Cantilever(외팔보)형 게이트로부터의 전계로 반전층을 형성하여 p-n 접합을 형성하는 새로운 구조를 제조하였다. 약 1 ${\mu}m$ 정도의 높이에 있는 cantilever형 게이트에 220V이상의 전압을 가했을 때 반전층(inversion layer)이 형성되었고, 애벌런치 항복이성공적으로 이루어졌다. 극히 얕은 p-n 접합에서 애벌런치 항복 시 관측되는 전자방출 효과와 그 특성이 비교되었고 실험결과와 향후 연구방향이 논의 되었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 추계학술대회 논문집 Vol.19
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• pp.133-134
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• 2006

A simple doping method to fabricate a very thin channel body of the n-type fin field-effect-transistor (FinFET) with a 20 nm gate length by solid-phase-diffusion (SPD) process is presented. Using As-doped spin-on-glass as a diffusion source of arsenic and the rapid thermal annealing, the n-type source-drain extensions with a three-dimensional structure of the FinFET devices were doped. The junction properties of arsenic doped regions were investigated by using the $n^+$-p junction diodes which showed excellent electrical characteristics. Single channel and multi-channel n-type FinFET devices with a gate length of 20-100 nm was fabricated by As-SPD and revealed superior device scalability.

• 한국진공학회지
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• 제11권3호
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• pp.151-158
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• 2002

Decaborane ($B_{10}H_{14}$) 이온 주입법으로 n-type Si (100) 기판에 ultra-shallow $p^{+}-n$ 접합을 형성시켰다. 이온 주입에너지는 5kV와 10kV, 이온 선량은 $1\times10^{12}\textrm{cm}^2$와 $1\times10^{13}\textrm{cm}^2$로 decaborane을 이온 주입시켰다. 이온 주입된 시료들은 $N_2$ 분위기에서 $800^\{\circ}C$, $900^{\circ}C$, $1000^{\circ}C$에서 10초 동안 RTA(Rapid Thermal Annealing) 처리를 하였다. 또한 가속에너지에 따른 결함을 확인하기 위해서 15 kV의 이온 주입 에너지에서 $1\times10^{14}\textrm{cm}^2$만큼 이온 주입하였다. 2 MeV $^4He^{2+}$ channeling spectra에서 15 kV로 주입된 시료가 bare n-type Si와 5 kV, 10 kV의 에너지로 주입된 시료보다 주입시 생긴 결함에 의해 backscattering yield가 더 높게 나타났으며 spectra로부터 얻은 이온 주입으로 인한 비정질층의 두께는 표면으로부터 가속전압이 5kV, 10kV, 15kV일 때 각각 1.9nm, 2.5nm, 4.3nm였다. 10 kV에서 이온 주입된 시료를 $800^{\circ}C$ 열처리 한 결과 결함의 회복으로 인해 bare Si와 비슷한 backscattering yield를 보였으며 이때의 계산된 비정질 층의 두께는 0.98 nm이었다. 홀 측정과 면저항 측정은 dopant의 활성화가 주입된 에너지, 이온 선량, 열처리 온도에 따라 증가함을 보여주었다. I-V 측정 결과 누설 전류 밀도는 열처리 온도가 $800^{\circ}C$에서 $1000^{\circ}C$까지 증가함에 따라 감소하였고 주입에너지가 5kV에서 10kV까지 증가함에 따라 증가하였다.

• 한국재료학회지
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• 제8권4호
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• pp.288-292
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• 1998

n-well Si(100) 영역에 $BF_{2}$를 이온주입 [에너지: 30KeV, 주입량 : $5\times10^{15}cm^{-2}$] 하고 Co($120\AA$)/Ti($40\AA$)이중막을 진공증착하여 RTA-silicidation을 통해 Co/Ti 이중막 실리사이드층을 갖는 p+ -n극저접합 다이오드를 제작하였다. 제작된 소자의 이상계수와 비접촉저항 및 누설전류는 각각 1.06, $1.2\times10^{-6}\Omega\cdot\textrm{cm}^2$, $8.6\muA/\textrm{cm}^2$(-3V)로 나타났으며 실리사이드층을 갖는 이미터 영역의 면저항은 약 $8\Omega\Box$로, 실리상이드/실리콘 계면에서 보론 농도는 약 $6\times10^{19}cm^{-3}$으로, 실리사이드 두께(~$500\AA$)를 포함한 접합깊이는 약 $0.14\mu{m}$로 형성되었다. 다이오드 제작에서 Co/Ti 이중막 실리사이드 층의 형성은 소자의 누설전류를 다소 증가시켰으나 이상계수의 개선과 이미터 영역의 면저항 및 비접촉저항의 감소를 가져왔다.