• 한국진공학회:학술대회논문집
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• 한국진공학회 2010년도 제39회 하계학술대회 초록집
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• pp.178-178
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• 2010

With the scaling down of ULSI(Ultra Large Scale Integration) circuit of CMOS(Complementary Metal Oxide Semiconductor)based electronic devices, the electronic devices become more faster and smaller size that are promising field of semiconductor market. However, very narrow line width has some disadvantages. For example, because of narrow line width, deposition of conformal and thin barrier is difficult. Besides, proportion of barrier width is large, thus resistance is high. Conventional PVD(Physical Vapor Deposition) thin films are not able to gain a good quality and conformal layer. Hence, in order to get over these side effects, deposition of thin layer used of ALD(Atomic Layer Deposition) is important factor. Furthermore, it is essential that copper atomic diffusion into dielectric layer such as silicon oxide and hafnium oxide. If copper line is not surrounded by diffusion barrier, it cause the leakage current and devices degradation. There are some possible methods for improving the these secondary effects. In this study, TaNx, is used of Tertiarybutylimido tris (ethylamethlamino) tantalum (TBITEMAT), was deposited on the 24nm sized trench silicon oxide/silicon bi-layer substrate with good step coverage and high quality film using plasma enhanced atomic layer deposition (PEALD). And then copper was deposited on TaNx barrier using same deposition method. The thickness of TaNx was 4~5 nm. TaNx film was deposited the condition of under $300^{\circ}C$ and copper deposition temperature was under $120^{\circ}C$, and feeding time of TaNx and copper were 5 seconds and 5 seconds, relatively. Purge time of TaNx and copper films were 10 seconds and 6 seconds, relatively. XRD, TEM, AFM, I-V measurement(for testing leakage current and stability) were used to analyze this work. With this work, thin barrier layer(4~5nm) with deposited PEALD has good step coverage and good thermal stability. So the barrier properties of PEALD TaNx film are desirable for copper interconnection.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2001년도 추계학술대회 논문집 Vol.14 No.1
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• pp.185-188
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• 2001

Chemical mechanical polishing(CMP) process is widely used for global planarization of inter-metal dielectric (IMD) layer and inter-layer dielectric (ILD) for deep sub-micron technology. However, as the IMD and ILD layer gets thinner, defects such as micro-scratch lead to severe circuit failure, which affect yield. In this paper, for the improvement of CMP process, deionized water (DIW) pressure, purified $N_2 \; (PN_2)$ gas, slurry filter and high spray bar were installed. Our experimental results show that DIW pressure and $PN_2$ gas factors were not related with removal rate, but edge hot-spot of patterned wafer had a serious relation. Also, the filter installation in CMP polisher could reduce defects after CMP process, it is shown that slurry filter plays an important role in determining consumable pad lifetime. The filter lifetime is dominated by the defects. However, the slurry filter is impossible to prevent defect-causing particles perfectly. Thus, we suggest that it is necessary to install the high spray bar of de-ionized water (DIW) with high pressure, to overcome the weak-point of slurry filter. Finally, we could expect the improvements of throughput, yield and stability in the ULSI fabrication process.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 추계학술대회 논문집 학회본부 C
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• pp.863-866
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• 1999

(Ba,Sr)$TiO_3$ thin films have attracted groat interest as new dielectric materials of capacitors for ultra-large-scale integrated dynamic random access memories (ULSI-DRAMs) such as 1 Gbit or 4 Gbit. In this study, inductively coupled $BCl_3/Cl_2$/Ar plasmas was used to etch (Ba,Sr)$TiO_3$ thin films. RF power/dc bias voltage = 600 W/-250 V and chamber pressure was 10 mTorr. The $Cl_2/(Cl_2+Ar)$ was fixed at 0.2, the (Ba,Sr)$TiO_3$ thin films were etched adding $BCl_3$. The highest (Ba,Sr)$TiO_3$ etch rate is 480$\AA/min$ at 10 % $BCl_3$ adding to $Cl_2$/Ar. The characteristics of the plasmas were estimated using optical emission spectroscopy (OES). The change of Cl, B radical density measured by OES as a function of $BCl_3$ percentage in $Cl_2$/Ar. The highest Cl radical density was shown at the addition of 10% $BCl_3$ to $Cl_2$/Ar. To study on the surface reaction of (Ba,Sr)$TiO_3$ thin films was investigated by XPS analysis. Ion enhancement etching is necessary to break Ba-O bond and to remove $BaCl_2$. There is a little chemical reaction between Sr and Cl, but Sr is removed by physical sputtering. There is a chemical reaction between Ti and Cl, and Tic14 is removed with ease. The cross-sectional of (Ba,Sr)$TiO_3$ thin film was investigated by scanning electron microscopy (SEM), the etch slope is about $65\;{\sim}\;70$.

• 한국진공학회지
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• 제16권5호
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• pp.348-352
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• 2007

반도체 기술이 초고집적화 되어감에 따라 미세화공정에 의하여 소자의 크기가 급격히 줄어들고 있으며, 공정에서는 선폭이 크게 줄어드는 추세이다. 또한 박막을 다층으로 제조하여 소자의 집적도를 높이는 것이 중요한 이슈가 되고 있다. 이와 같은 수많은 제조 공정을 거치는 동안, Si 기판과 금속 박막사이에는 확산에 의한 많은 문제점들이 발생되고 있기 때문에, 이러한 금속과 Si 사이의 확산을 방지하는 것이 큰 이슈로 부각되어 왔다. 특히 Cu는 낮은 온도에서도 Si과 확산을 일으켜 Si 기판과 접합에서 확산에 의한 소자 failure 등이 문제로 발생하게 되며, 또한 선폭이 줄어듦에 따라 고열이 발생하여 실리콘으로 spiking이 발생하게 된다. 이를 방지하기 위하여 본 논문에서는 질소와 탄소를 첨가한 3개의 화합물로 구성된 Tungsten-Carbon-Nitrogen (W-C-N) 확산방지막을 사용하였다. 실험은 물리적 기상 증착법(PVD)으로 질소비율을 변화하며 확산방지막을 증착하였고, 이를 여러 가지 온도에서 열처리하여 열적인 안정성에 대한 실험을 실시하였다. 결정구조를 확인하기 위하여 X-ray Diffraction 분석을 통하여 확산방지막의 특성을 연구하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2000년도 제18회 학술발표회 논문개요집
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• pp.98-98
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• 2000

초고집적(ULSI) 반도체 소자의 multilevel metalization을 위한 중간 유저네로서 저 유전상수(k<)와 높은 열적안정성(>45$0^{\circ}C$)을 갖는 새로운 물질을 도입하는 것이 필요하다. 중합체 박막은 낮은 유전상수와 높은 열적 안정성으로 인하여 low-k 물질로 적당하다고 여겨진다. PECVD에 의한 plasma polymer 박막의 증착은 많이 보고되어 왔으마 고밀도 플라즈마 형성이 가능하고 기판으로 유입되는 ion의 energy 조절이 가능한 inductively coupled plasma(ICP) CVD에 의한 plasma polymer 박막에 대한 연구는 보고된 바 없다. 본 연구에서는 Mtehyl-cyclohexane precusor를 사용하여 substrate에 bias를 주면서 inductively coupled plasma(ICP)를 이용하여 플라즈마 폴리머 박막(plasma polymerized methyl-cyclohexane : 이하^g , pp MCH라 칭함)을 증착하였으며 ICP power와 substrate bias(SB) power가 증착된 박막의 특성에 어떠한 영향을 미치는지 알아보았다. 증착된 박막의 유전상 수 및 열적 안정성은 ICP power의 변화에 비해 SB power의 변화에 더 크게 영향을 받았다.^g , pp MCH 박막은 platinum(Pt) 기판과 silicon 기판위에서 같이 증착되었다. Methyl-cyclohexane precursor는 4$0^{\circ}C$로 유지된 bubbler에 담겨지고 carrier 가스 (H2:10%, He:90%)에 의해 reactor 내부로 유입된다.^g , pp MCH 박막은 증착압력 350 mTorr, 증착온도 6$0^{\circ}C$에서 \circled1SB power를 10W에 고정시키고 ICP power를 5W부터 70W까지, \circled2ICP power를 10W에 고정시키고 SB power를 5W부터 70W까지 변화하면서 증착하였다. 유전 상수 및 절연성은 Al/PPMCH//Pt 구조의 capacitor를 만들어서 측정하였으며, 열적 안정성은 Ar 분위기에서 30분간의 열처리 전후의 두께 변화를 측정함으로써 분석하였다. SB power 10W에서 ICP power가 5W에서 70w로 증가함에 따라 유전상수는 2.65에서 3.14로 증가하였다. 열적 안정성은 ICP power의 증가에 따라서는 크게 향상되지 않은 것으로 나타났다. ICP power 10W에서 SB power가 5W에서 70W로 증가함에 따라 유전상수는 2.63에서 3.46으로 증가하였다. 열적 안정성은 SB power의 증가에 따라 현저하게 향상되었으며 30W 이상에서 증착된 박막은 45$0^{\circ}C$까지 안정하였고, 70W에서 증착된 박막은 50$0^{\circ}C$까지 안정하였다. 열적 안정성은 ICP power의 증가에 따라서는 현저하게 향상되었다. 그 원인은 SB power의 인가에 의해 활성화된 precursor 분자들이 큰 에너지를 가지고 기판에 유입되어 치밀한 박막이 형성되었기 때문으로 사료된다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제41회 하계 정기 학술대회 초록집
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• pp.286-286
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• 2011

최근 폴리머를 기판으로 하는 Flexible TFT (thin film transistor)나 3D-ULSI (three dimensional ultra large-scale integrated circuit)에서 높은 에너지 소비효율과, 빠른 반응 속도를 실현 시키기 위해 낮은 비저항(resistivity)을 가지며, 높은 홀 속도(carrier hall mobility)를 가지는 다결정 반도체 박막(poly-crystalline thin film)을 만들고자 하고 있다. 이를 실현 시키기 위해서는 높은 온도에서 장시간의 열처리가 필요하며, 이는 폴리머 기판의 문제점을 야기시킬 뿐 아니라 공정시간이 길다는 단점이 있었다. 이에 반도체 박막의 재결정화 온도를 낮춰주는 metal (Al, Ni, Co, Cu, Ag, Pd etc.,)을 이용하여 결정화 시키는 방법이 많이 연구 되어지고 있지만, 이 또한 재결정화가 이루어진 반도체 박막 안에 잔여 금속(residual metal)이 존재하게 되어 비저항을 높이고, 홀 속도를 감소시키는 단점이 있다. 이에 본 실험은 HiPIMS (High power impulse magnetron sputtering)와 PIII and D (plasma immersion ion implantation and deposition) 공정을 복합시킨 프로세스로 적은양의 금속이온주입을 통하여 재결정화 온도를 낮췄을 뿐 아니라, 잔여 하는 금속의 양도 매우 적은 다결정 반도체 박막을 만들 수 있었다. 분석 장비로는 박막의 결정화도를 측정하기 위해 GAXRD (glancing angle X-ray diffractometer)를 사용하였고, 잔여 하는 금속의 양과 화학적 결합 상태를 알아보기 위해 XPS를 통해 분석을 하였다. 마지막으로 홀 속도와 비저항을 측정하기 위해 Hall measurement와 Four-point prove를 사용하였다.

• 디지털콘텐츠학회 논문지
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• 제5권4호
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• pp.251-256
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• 2004

반도체 집적회로를 만드는 토대가 되는 실리콘 웨이퍼의 표면은 고품질 회로를 구성하기 위해 극도의 평탄도가 요구되므로 평탄도는 양질의 웨이퍼를 보증하는 가장 중요한 요소이다. 따라서 실리콘웨이퍼 생산의 10개의 공정 중 거칠어진 웨이퍼 표면을 고도의 평탄도를 갖도록 연마하는 폴리싱공정은 매우 중요시 되는 생산라인이다. 현재 이 공정에서는 담당 엔지니어가 웨이퍼의 모형을 측정장비의 모니터에서 육안으로 관찰하여 판단하고 평탄도를 높이기 위한 제어를 하고 있다. 그러나 사람에 의한 것이므로 많은 경험이 필요하고 일일이 체크해야하는 번거로움이 있다. 본 연구는 이러한 비효율적인 작업의 효율화를 위해 웨이퍼의 모형을 디지털 컨텐츠화하여 폴리싱 공정에 있어 평탄도를 사람이 아닌 시스템에 의해 자동으로 측정하여 제어하는 알고리즘을 제안한다. 또한 제안한 전체 웨이퍼 평탄도 추정알고리즘을 토대로 실제 현장에서 쓰이는 웨이퍼 각 사이트별 평탄도를 측정하기 위한 사이트두께 추정 알고리즘을 제안한다.

• 대한전기학회논문지:전기물성ㆍ응용부문C
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• 제51권5호
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• pp.191-195
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• 2002

Chemical mechanical Polishing (CMP) process is widely used for the global planarization of inter-metal dielectric (IMD) layer and inter-layer dielectric (ILD) for deep sub-micron technology. However, as the IMD and ILD layer gets thinner, defects such as micro-scratch lead to severe circuit failure, which affect yield. In this paper, for the improvement of CMP process, deionized water (DIW) pressure, purified $N_2$ ($PN_2$) gas, point of use (POU) slurry filler and high spray bar (HSB) were installed. Our experimental results show that DW pressure and P$N_2$ gas factors were not related with removal rate, but edge hot-spot of patterned wafer had a serious relation. Also, the filter installation in CMP polisher could reduce defects after CMP process, it is shown that slurry filter plays an important role in determining consumable pad lifetime. The filter lifetime is dominated by the defects. However, the slurry filter is impossible to prevent defect-causing particles perfectly. Thus, we suggest that it is necessary to install the high spray bar of de-ionized water (DIW) with high pressure, to overcome the weak-point of slurry filter Finally, we could expect the improvements of throughput, yield and stability in the ULSI fabrication process.

• 한국자기학회지
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• 제17권4호
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• pp.178-181
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• 2007

반도체의 고 집적회로를 형성하기 위하여 주로 이용하고 있는 광 리소그래피 기술을 대신하여 사용할 수 있는 차세대 리소그래피 기술로 전자빔 리소그래피 기술에 대한 연구가 진행되고 있다. 본 연구에서는 초소형 전자칼럼을 이용하여 전자빔 에너지와 조사농도에 따른 pattern 두께의 의존성을 조사하였으며 두께가 100nm인 $SiO_2$ 박막의 patterning을 통하여 $SiO_2$ 박막에 대한 저 에너지 전자빔 리소그래피 공정의 가능성을 입증하였다.

• 전기화학회지
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• 제2권4호
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• pp.237-241
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• 1999

펄스전착법에 의한 구리박막의 특성과 via hole 충진 특성을 연구하였다. 특히 구리박막의 특성에 미치는 첨가제의 영향을 중점적으로 다루었다. 펄스 전류와 첨가제를 사용하여 전착한 구리박막은 83.4 MPa이하의 낮은 인장응력을 가졌으며 높은 Cu (111) 우선 배향성을 나타냈다. Superfilling에 의해 최고 $0.25{\mu}m, 6: 1$ 정도의 고 종횡비를 가지는 via hole에 결함 없이 성공적으로 충진할 수 있었으며 미세 구조를 관찰한 결과 쌍정에 의한 변형이 일어났음을 알 수 있었다. $500^{\circ}C$에서 1시간 동안 진공열처리를 했을 경우 두께의 $1\~2$배에 달하는 결정립을 가지는 bamboo구조를 나타냈으며 이때 전기비저항은 $1.8\~2.0{\mu}{\Omega}{\cdot}cm$을 나타냈다.