• 한국전기전자재료학회논문지
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• 제26권8호
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• pp.582-586
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• 2013

In this paper, a simple macro model of n-channel MOSFET with dual workfunction gate (DWFG) structure is proposed. The DWFG MOSFET has higher transconductance and lower drain conductance than conventional MOSFET. Thus analog circuit design using the DWFG MOSFET can improve circuit characteristics. Currently, device models of the DWFG MOSFET are insufficient, so simple series connected two MOSFET model is proposed. In addition, a two stage operational amplifier using the proposed DWFG MOSFET macro model is designed to verify the model.

• 전자공학회논문지B
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• 제33B권3호
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• pp.47-55
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• 1996

An optical transmitter, which is a key component of the optical transmission system, converts the electrical signal to optical signal and consists of a high-speed current-pulse driver for laser diode and low-speed feedback loops that stabilize optical power against aging, power supply voltage fluctuations, and ambient temperature changes. In this paper, the power-stabilizing part, which forms the bulk of the optical transmitter circuitry was designed in integrted circuits. Operational amplifiers and reference voltage generation circuits, which were identified as key building blocks for the power-stabilizing feedback loops, were designed and were subsequently verified through HSPICE simulations. The designed operational amplifier consists of a two-stage folded cascode amplifier and class AB output stage, whereas the reference voltage is obtained by bandgap reference circuits. Finally the power-stabilizing circuitry was laid out based on 3\mu$m CMOS design rules for fabrication.

• 한국정보통신학회논문지
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• 제3권4호
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• pp.787-794
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• 1999

본 논문에서는 기존의 동적 CMOS 논리회로보다 동작속도가 타르고 면적이 작은 새로운 EMMODL (enhanced NORA MODL)의 설계방법을 제시하고, 이를 이용하여 32 비트 CLA(carry lookahead adder)를 구현하였다. 제안된 회로는 MODL(multiple output domino logic)의 출력 인버터를 제거하여 면적을 줄이고 동작속도를 증가시킬 수 있다. 0.8um 이중금속 CMOS 공정으로 구현된 CLA는 시차문제가 발생하지 않았고, 3.9nS 이내에 32 비트 연산이 가능하였다.

• Journal of Power Electronics
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• 제12권2호
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• pp.258-267
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• 2012

An interleaved single-stage AC/DC converter with a boost converter and an asymmetrical half-bridge topology is presented to achieve power factor correction, zero voltage switching (ZVS) and load voltage regulation. Asymmetric pulse-width modulation (PWM) is adopted to achieve ZVS turn-on for all of the switches and to increase circuit efficiency. Two ZVS half-bridge converters with interleaved PWM are connected in parallel to reduce the ripple current at input and output sides, to control the output voltage at a desired value and to achieve load current sharing. A center-tapped rectifier is adopted at the secondary side of the transformers to achieve full-wave rectification. The boost converter is operated in discontinuous conduction mode (DCM) to automatically draw a sinusoidal line current from an AC source with a high power factor and a low current distortion. Finally, a 240W converter with the proposed topology has been implemented to verify the performance and feasibility of the proposed converter.

• 전력전자학회논문지
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• 제15권1호
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• pp.52-59
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• 2010

기존의 LCD-TV의 백라이트 모듈로 사용되는 CCFL(Cold Cathode fluorescent Lamp:냉 음극형 형광램프)을 구동 하는 인버터 회로는 3단으로 구성되어 전체 시스템의 효율저하 문제가 발생한다. 본 논문에서 제안된 회로는 DC/DC단을 사용하지 않아 전체 시스템의 효율을 향상 시킬 수 있다. 역률 개선을 위한 PFC(Power Factor Corrector)단의 출력 전압을 인버터의 입력전압으로 사용하여 CCFL을 구동한다. 인버터에서는 4-in-1트랜스포머를 사용하여 CCFL간의 전류평형 및 동시점등을 이룰 수 있으며, 전류평형을 위한 부가회로가 불필요하다. 인버터 시스템을 2단으로 구성하여 회로구성이 간소화되고 회로의 부피 및 제작 원가를 저감 할 수 있다. 제안된 기준에 따라 설계한 인버터를 40인치 LCD-TV용 백라이트 모듈에 적용한 실험결과를 통해 유용성을 검증한다.

• 한국정보통신학회논문지
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• 제16권9호
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• pp.1847-1855
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• 2012

클록 보정회로를 가진 1V 1.6-GS/s 6-비트 flash 아날로그-디지털 변환기 (ADC: analog-to-digital converter)가 제안된다. 1V의 저전압에서 고속 동작의 입력단을 위해 bootstrapped 아날로그 스위치를 사용하는 단일 track/hold 회로가 사용되며, 아날로그 노이즈의 감소와 고속의 동작을 위해 평균화 기법이 적용된 두 단의 프리앰프와 두 단의 비교기가 이용된다. 제안하는 flash ADC는 클록 보정회로에 의해 클록 duty cycle과 phase를 최적화함으로 flash ADC의 동적특성을 개선한다. 클록 보정 회로는 비교기를 위한 클록의 duty cycle을 제어하여 evaluation과 reset 시간을 최적화한다. 제안된 1.6-GS/s 6-비트 flash ADC는 1V 90nm의 1-poly 9-metal CMOS 공정에서 제작되었다. Nyquist sampling rate인 800 MHz의 아날로그 입력신호에 대해 측정된 SNDR은 32.8 dB이며, DNL과 INL은 각각 +0.38/-0.37 LSB, +0.64/-0.64 LSB이다. 구현된 flash ADC의 면적과 전력소모는 각각 $800{\times}500{\mu}m2$와 193.02 mW 이다.

• 한국전기전자재료학회논문지
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• 제19권4호
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• pp.328-333
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• 2006

In this paper, we developed a pressure measurement apparatus with the parallel structure to improve the measurement efficiency of pressure sensors by reducing the measurement time of pressure. The developed system has two parallel positions for loading Silicon pressure sensor and has a dual valve structure. The semiconductor pressure sensors prepared by Copal Electronics were used to confirm the performance of the developed measurement system. Two stage differential amplifier circuit was employed to amplify the weak output signal and the amplified output signal was improved utilizing a low-pass filter. New apparatus shows the measurement time of pressure two times shorter than that of conventional one with the serial structure, while both structures show the similar linear output versus pressure characteristics.

• 한국전자파학회논문지
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• 제26권7호
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• pp.597-605
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• 2015

네거티브 임피던스 변환기를 이용한 전기적 소형 안테나의 논 포스터 임피던스 매칭 방법을 제안한다. 사용한 안테나는 저항성 V 다이폴 안테나로써, 이 안테나는 급전점에서 매우 큰 입력 리액턴스를 가지기 때문에 반사손실이 매우 크다. 급전점에 장착하는 논 포스터 매칭 회로는 두 단의 네거티브 임피던스 변환기와 단 사이의 추가 커패시턴스로 이루어진다. 네거티브 임피던스 변환기는 연산 증폭기와 저항 소자를 사용하여 구현한다. 실제 사용하는 연산 증폭기의 유한 오픈 루프 이득을 고려한 임피던스를 분석하고, 설계에 적용하였다. 안테나 입력 임피던스를 포함한 전체 매칭 회로에 대해 안정성 검사를 수행하였고, 설계된 매칭 회로는 제작되어 실험으로 그 성능을 검증하였다. 임피던스 매칭 후의 저항성 V 다이폴 안테나의 입력 임피던스를 측정한 결과, 제안한 논 포스터 매칭 회로가 효과적으로 안테나의 입력 리액턴스를 줄이는 것을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2018년도 추계학술대회
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• pp.35-38
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• 2018

본 논문에서는 DC 유형의 에너지 하베스팅을 위한 저전력 MPPT 인터페이스 회로를 설계하였다. 제안된 회로는 크게 MPPT controller, bias generator, voltage detector로 구성된다. MPPT controller는 schmitt trigger로 구성된 MPG(MPPT Pulse Generator)와 에너지 유형(빛, 열)에 따라 동작하는 logic gate와 sample/hold 회로로 구성된다. Bias generator는 beta multiplier 구조를 적용하여 설계되었으며, voltage detector는 bulk-driven comparator와 2단 buffer를 이용하여 설계되었다. 제안된 회로는 $0.35{\mu}m$ CMOS 공정으로 설계하였다. 모의실험 결과 설계된 회로는 3V 이내의 입력전압에서 100nA보다 작은 전류를 소모하며, 최대 전력효율은 99.7%이다. 설계된 회로의 칩 면적은 $1151{\mu}m{\times}940{\mu}m$이다.

• Journal of Power Electronics
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• 제18권4호
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• pp.1015-1026
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• 2018

A family of dual-DC-input (DI) dual-buck inverters (DBIs) is proposed by employing a DI switching cell as the input of traditional DBIs. Three power ports, i.e. a low voltage DC input port, a high voltage DC input port and an AC output port, are provided by the proposed DI-DBIs. A low voltage DC source, whose voltage is lower than the peak amplitude of the AC side voltage, can be directly connected to the DI-DBI. This supplies power to the AC side in single-stage power conversion. When compared with traditional DBI-based two-stage DC/AC power systems, the conversion stages are reduced, and the power rating and power losses of the front-end Boost converter of the DI-DBI are reduced. In addition, five voltage-levels are generated with the help of the two DC input ports, which is a benefit in terms of reducing the voltage stresses and switching losses of switches. The topology derivation method, operation principles, modulation strategy and characteristics of the proposed inverter are analyzed in-depth. Experimental results are provided to verify the effectiveness and feasibility of the proposed DI-DBIs.