• 정보보호학회논문지
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• 제21권2호
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• pp.91-100
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• 2011

Triple DES(Data Encryption Standard)는 DES의 안전성을 향상시키기 위하여 2번의 DES 암호화와 1번의 DES 복호화를 수행하는 국제 표준 암호 알고리즘이다. 본 논문에서는 Triple DES에서 수행되는 각각의 DES 알고리즘 중 마지막 라운드를 실행시키지 않도록 오류를 주입함으로써 비밀키를 찾아내는 차분 오류 분석(Differential Fault Analysis, DFA)공격을 제안한다. 제안한 공격 방법을 이용하여 시뮬레이션 결과, 9개 정도의 정상-오류 암호문 쌍을 얻을 수 있으면 $2^{24}$번의 비밀 키 전탐색을 통해 3개의 비밀키를 모두 찾을 수 있었다. 또한, ATmega128 칩에 Triple DES 암호 알고리즘을 실제로 구현하고 레이저를 이용한 오류를 주입함으로써 제안 공격이 오류 주입 대응책이 적용되지 않은 범용 마이크로프로세서 칩에 적용 가능함을 검증하였다.

• 정보보호학회논문지
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• 제22권4호
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• pp.709-717
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• 2012

블록 암호 알고리듬에 대한 라운드 축소 공격은 암호 디바이스에 일시적인 오류를 주입하여 암호 알고리듬이 정상라운드를 수행하는 것이 아니라 특정 라운드까지만 수행하도록 하여 비밀 키를 추출하는 오류 주입 공격 방법이다. 본 논문에서는 Triple DES(Data Encryption Standard)에서 라운드를 반복하는 반복문을 수행하는 도중 오류를 주입하여 마스터 키를 추출할 수 있는 방법을 제시하고 이를 실험과 컴퓨터 시뮬레이션을 통해 검증하고자 한다. ATmega128 칩에 Triple DES 암호 알고리듬을 실제로 구현하고 레이저를 이용한 오류를 주입함으로써 제안한 공격이 오류 주입 대응책이 적용되지 않은 범용 마이크로프로세서 칩에 적용 가능함을 검증하였다. 기존 Triple DES에 대한 라운드 축소 공격은 총 9개의 정상-오류 암호문쌍이 필요하였지만 본 논문에서는 5개의 오류 암호문으로 모든 마스터 키를 찾아 낼 수 있었다.

• 한국멀티미디어학회:학술대회논문집
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• 한국멀티미디어학회 2000년도 춘계학술발표논문집
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• pp.117-120
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• 2000

This paper describe VLSL design of crytographic processor which can execute triple DES and DES encryption algorithm. To satisfy flexible architecture and area-efficient structure, the processor has 1 unrolled loop structure without pipeline and can support four standard mode, such as ECB, CBC, CFB, and OFB modes. To reduce overhead of key computation , the key precomputation technique is used. Also to eliminate increase of processing time due to data input and output time, background I/O techniques is used which data input and output operation execute in parallel with encryption operation of cryptographic processor. The cryptographic processor is implemented using Altera EPF10K40RC208-4 devices and has peak performance of about 75 Mbps under 20 Mhz ECB DES mode and 25 Mbps uder 20 Mhz triple DES mode.

• 한국임상약학회지
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• 제22권2호
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• pp.113-122
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• 2012

ACC/AHA/SCAI Guideline recommends for administration dual antiplatelet therapy after drug-eluting stent (DES) to prevent restenosis and stent thrombosis in patients with percutaneous coronary intervention (PCI). Recently triple antiplatelet therapy including cilostazol is known to reduce restenosis and stent thrombosis significantly after DES implantation. However, there is lack of data providing the efficacy of triple antiplatelet therapy. The purpose of this study is to evaluate the clinical effects of the triple therapy after DES implantation compared with the dual therapy. This retrospective study collected data from medical charts of 251 patients who received DES implantation between Jul 2006 and Jun 2008. They received either dual antiplatelet therapy (N = 154 clopidogrel and aspirin; Dual group) or triple antiplatelet therapy (N = 97 cliostazol, clopidogrel and aspirin; Triple group). Major adverse cardiac event rates (MACE, included total death, myocardial infarction, target lesion revascularization) at 12 months, 24 months, stent thrombosis, rates of bleeding complications and adverse drug reactions were compared between these two groups. Compared with the dual group, the triple group had a similar incidence of the MACE rates at 24months (12.3% vs. 12.4%, p = 0.99). There is no difference in overall stent thrombosis between two groups (Dual group 2.6% vs. Triple group 4.1%, p = 0.5). Subgroup analysis showed that diabetic patients got more benefit in reducing MACE rates but, there is no statistical difference. Bleeding complications and adverse drug effects were not different significantly. As compared with dual antiplatelet therapy, triple antiplatelet therapy did not reduce the 12-months, 24-months MACE rates and stent thrombosis. Bleeding complications and adverse drug effects were not different.

• 한국사이버테러정보전학회:학술대회논문집
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• 한국사이버테러정보전학회 2004년도 제1회 춘계학술발표대회
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• pp.59-64
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• 2004

본 논문에서는 SEED와 Triple-DES 알고리즘을 구현하는 통합 대칭키 암호칩을 설계하고 구현하였다. 시스템 설계 기술 언어인 VHDL(VHSIC Hardware Description Language)로 설계하였으며, 다양한 분야에 응용할 수 있도록 4가지 동작 모드를 지원한다. 자일링스(Xilinx)사의 Virtex-E XCV2000E BG560을 대상으로 설계하였으며 Xilinx Foundation Series 3.li을 이용하여 기능 시뮬레이션과 타이밍 시뮬레이션을 통해 FPGA 구현 시 데이터의 암호화 복호화 결과를 확인하였다.

• 한국정보통신학회논문지
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• 제17권1호
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• pp.41-48
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• 2013

본 논문에서는 개인기반 클라우드 컴퓨팅 환경에서 복잡하고 시간이 많이 소요되는 3DES 알고리즘에 비해 기존의 DES 암호화 알고리즘을 기반으로 안정성과 속도를 개선한 알고리즘을 제안한다. 제안하는 알고리즘은 DES 알고리즘에 있어 안전성 측면에서 단점인 초기치환 및 최종치환을 위한 고정된 치환테이블을 스프레드 랜덤 인터리버 기법을 적용한 동적 치환박스를 적용하여 보안성을 제고하였다. 기존 알고리즘과의 시뮬레이션 결과 비교를 통해 제안하는 알고리즘을 활용할 경우 최소한의 변경으로 전달 데이터에 대한 기밀성과 안정성을 확보하고 빠른 속도로 암호화 및 복호화를 달성할 수 있음을 확인할 수 있었으며 CBC 모드를 적용하여 가변 길이의 데이터에 대해서도 효과적인 암호화가 가능하다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
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• pp.169-172
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• 2000

This paper describes design of cryptographic processor which can execute SEED, DES, and triple DES encryption algorithm. To satisfy flexible architecture and area-efficient structure, the processor has I unrolled loop structure with hardware sharing and can support four standard mode, such as ECB, CBC, CFB, and OFB modes. To reduce overhead of key computation, the precomputation technique is used. Also to eliminate increase of processing time due to data input and output time, background I/O technique is used which data input and output operation execute in parallel with encryption operation of cryptographic processor. The cryptographic processor is designed using 2.5V 0.25 $\mu\textrm{m}$ CMOS technology and consists of about 34.8K gates. Its peak performances is about 250 Mbps under 100 Mhz ECB SEED mode and 125 Mbps under 100 Mhz triple DES mode.

• 융합신호처리학회논문지
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• 제12권4호
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• pp.298-302
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• 2011

본 연구에서는 보안 알고리즘을 구현하여 데이터에 대한 기밀성과 안정성을 확보하며 특히 클라우드 컴퓨팅 중 모바일 환경에 적합한 효율적인 암호화 기술을 제안하고자 한다. 이를 위해 PC 환경에서 알고리즘을 구현하고 기존의 암호화 알고리즘인 DES(Data Encryption Standard)와 비교 검증하였다. 기존 DES 암호화의 기밀성을 유지하기가 어려운 단점이 있다. 최근에는 이러한 DES 의 단점을 보완하기 위해 일반적으로 3중 DES 기법이 사용되나 암호화 시간이 길어지는 단점이 있다. 본 연구에서는 랜덤 인터리빙(random interleaving) 알고리즘을 적용하여 단순히 치환에 그치는 것이 아니라 의사 난수를 이용한 치환 테이블을 적용함으로써 기밀성을 높였으며, 기존의 3중 DES 에 비하여 암호화 속도가 빠르고 무선 환경에서 높은 안정성을 제공한다.

• 한국정보과학회논문지:정보통신
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• 제29권6호
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• pp.625-634
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• 2002

암호화는 송수신자 사이에 메시지 전달이 비밀스럽게 이루어 질 수 있도록 보장해주는 기법이다. 이러한 암호화 알고리즘은 높은 계산량을 필요로 하며, 결과적으로 프로세서 자원을 과도하게 사용하는 문제를 가지고 있다. 이러한 문제점을 해결하기 위하여 암호화 알고리즘을 하드웨어 방식으로 구현함으로써 시스템의 부하를 줄여주는 기법이 제시되고 있다. 본 논문에서는 하드웨어 암호화 기법에 대한 설계 및 구현에 대해서 언급하고 있으며, 하드웨어 암호화 알고리즘과 소프트웨어 암호화 알고리즘에 대한 성능을 비교 분석하였다. 실험 결과에서, 계산 복잡도가 낮은 DES 알고리즘은 하드웨어 방식을 적용하여도 높은 입출력 오버헤드에 의해서 성능이 향상되지 않지만, 계산 복잡도가 높은 Triple DES는 하드웨어 방식을 적용하였을 때, 대략 2-4배 성능이 향상됨을 볼 수 있었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -2
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• pp.940-943
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• 2002

This paper presents hardware implementations of the two representative cryptographic algorithms, Advanced Encryption Standard (Rijndael), and the present American federal standard (Triple DES) using a PCI- based FPGA board named "EBSW-1" This board bases on a FPGA chip (Xilinx Virtex300 XCV300PQ240-4). The implementation results of these two algorithms were tested successfully. AES circuit could proceed an encryption as well as a decryption two times faster than the Triple-DES circuit, while the former circuit used higher rates of CLBs. Besides, if these architectures use pipeline-registers, the processing speed will be increased about 1.5 times than the presented circuits.